JPS62179249A - デ−タ伝送装置 - Google Patents

デ−タ伝送装置

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Publication number
JPS62179249A
JPS62179249A JP61020473A JP2047386A JPS62179249A JP S62179249 A JPS62179249 A JP S62179249A JP 61020473 A JP61020473 A JP 61020473A JP 2047386 A JP2047386 A JP 2047386A JP S62179249 A JPS62179249 A JP S62179249A
Authority
JP
Japan
Prior art keywords
signal
circuit
head
data
packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61020473A
Other languages
English (en)
Inventor
Toru Uramoto
徹 浦本
Chihiro Nakagawa
千尋 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Cable Industries Ltd
Original Assignee
Mitsubishi Cable Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Cable Industries Ltd filed Critical Mitsubishi Cable Industries Ltd
Priority to JP61020473A priority Critical patent/JPS62179249A/ja
Publication of JPS62179249A publication Critical patent/JPS62179249A/ja
Pending legal-status Critical Current

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  • Time-Division Multiplex Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Small-Scale Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ローカルエリアネットワーク(1,AN)や
データ多重伝送システムに使用されるデータ伝送装置に
関する。
〈従来の技術〉 LANやデータ多重伝送システムにおいては、通常、デ
ータは伝送パケットを用いて、シリアル信号として伝送
路上に送出される。この場合、データは、マンチェスタ
一方式等の所定の方式で符号化される。
このように符号化されたパケットを受けた受信側では、
パケットの先頭を識別してフレーム同期をとり、受信信
号をデコードする。
〈発明が解決しようとする問題点〉 ところで、従来の受信装置では、パケットが互いに連続
して間断なく伝送されてくると、各パケットのどの部分
も同一の方式で符号化されているため、パケットの先頭
を識別してフレーム同期をとることが困難であった。
そのため、従来は、第5図(A)のタイムチャートに示
すように、パケットI)1.91間にパケット長さに相
当する程度の無信号部分p2.・・・を介在させたり、
あるいは同図(B)に示すように、パケットp+、pt
間に冗長で無意味な付加信号+1h、・・を挿入したり
して、受信側でのパケット先頭の識別が確実に行なわれ
るようにしていた。
しかしながら、上記のようにパケットI)+、pt間に
無信号部分p、を設定したり付加信号p3を挿入したり
すると、無信号部分p、や付加信号p3のためにデータ
伝送に時間がかかり、伝送効率が低下する、という問題
があった。
これに対しては、パケットの先頭部分を、データ部分と
は異なる独自の符号化方式で符号化して送出するデータ
伝送方法が考えられている。この方法によれば、パケッ
トが互いに連続して間断なく伝送されてきてら、受信側
においては、パケットの先頭部分がデータ部分と混同す
ることがないので、パケットの先頭を確実に識別するこ
とが予想される。しかしながら、この方法では、パケッ
トの先頭部分を符号化したりデコードするために、独自
の符号化回路、デコード回路が必要となり、大幅なコス
ト上昇を招く欠点がある。
本発明は、上述の問題点に鑑みてなされた乙のであって
、識別が容易な無符号化信号をヘッド信号としてパケッ
トの先頭位置に付加することにより、パケットの連続的
な伝送を可能にしてデータの伝送効率を高め、かつ、ヘ
ッド信号の生成付加や検出のための回路構成を簡単化し
、安価に実施しうるようにすることを目的とする。
〈問題点を解決するための手段〉 本発明は、上記の目的を達成するために、入力データ信
号を所定の方式で符号化して出力する符号化回路と、デ
ータ信号の入力に応答して無符号化信号であるヘッド信
号を生成するヘッダ生成回路と、符号化されたデータ信
号の先頭位置に前記ヘッド信号を付加する付加回路とを
備えてデータ伝送装置を構成した。
〈実施例〉 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
第1図は本発明の一実施例のブロック図である。
この実施例のデータ伝送装置1は、符号化回路2と、ヘ
ッダ生成回路3と、ORゲート4と、パケット制御回路
5と、トライステートバッファ6とを備えている。
符号化回路2は、入力データ信号qをマンチェスタ一方
式等の所定の方式で符号化して出力するものであって、
一般に使用されている既存のものが採用可能である。ヘ
ッダ生成回路3は、データ信号qの人力に応答して、無
符号化信号(NRZ信号)であるヘッド信号rを生成出
力する。ORゲート4は、符号化回路2の出力である符
号化データ信号Sの先頭位置に前記ヘッド信号rを付加
する付加回路として作用するもので、その各入力端子は
符号化回路2およびヘッダ生成回路3の各出力側にそれ
ぞれ接続されている。パケット制御回路5は、データ信
号qの入力に応答して、パケット長に相当する長さの制
御信号tを出力する。トライステートバッファ6はOR
ゲート4の後段にあって、前記制御信号tの人力に応答
して、ORゲート4からの送信経路を開く。
第2図は、上記データ伝送装置Iに対応するデータ受信
装置のブロック図である。このデータ受信装置7は、デ
ータ伝送装R1からのパケットUのヘッダU、を検出す
るヘッダ検出回路8と、ヘッダ検出回路8の検出信号■
によりリセットされるデコード回路9とを備えている。
デコード回路9は、データ伝送装置1での符号化方式と
同一の方時、データ部分り、が開始する時点でリセット
されるので、データ部分U、のみをデコードすることに
なる。
次に上記データ伝送装置Iの動作を第3図のタイムヂャ
ートに基づいて説明する。
ヘッダ生成回路3に第3図(A)に示すようなデータ信
号qが入力すると、ヘッダ生成回路3は、同図(B)に
示すようなヘッド信号rを生成出力する。このヘッド信
号rは、無符号化信号である。
この場合、データ信号qの先頭には、予めスタートビッ
トが付加されており、前記ヘッド信号rはスタートビッ
ト数に対応した長さを有する。
入力データ信号qは、スタートビットを含めその全体が
符号化回路2により所定の方式で符号化されて出力され
る。符号化されたデータ信号Sは第3図(C)に示す通
りで、同図中、S、がスタートビット部分、S、がデー
タ部分である。
ヘッド信号rと符号化データ信号Sとは、同一のタイミ
ングでORゲート4に人力するから、符号化データ信号
Sのスタートビ・JトM Q Q 、 l−へ、、、 
K信号rが重なり、この結果、パケットUの先頭位置に
ヘッド信号rが付加されることになる。
一方、パケット制御回路5は、データ信号qの入力に応
答して、第3図(D)に示すような、パケット長に相当
する長さの制御信号tを出力する。この制御信号tによ
りトライステートバッファ6の状態が変わり、ORゲー
ト4の送信経路が開かれる。そのため、ORゲート4の
出力が1パケツトとして伝送路上に送出される。その送
信信号(パケット)Uは第3図(E)に示す通りである
上記実施例では、入力データ信号qの先頭に予めスター
トビットが付加されているものとしたが、スタートビッ
トがないデータ信号の先頭位置に無符号化信号であるヘ
ッド信号rを付加することも可能である。
第4図は本発明の他の実施例を示しており、この実施例
のデータ伝送装置lOは、スタートビットがないデータ
信号q′の人力に対応可能となっている。すなわち、こ
のデータ伝送装置IOは、第1図のデータ伝送装置Iと
同様に、符号化回路2とヘッダ生成回路3とORゲート
4とパケット制御回路5とトライステートバッファ6と
を有するほかに、符号化回路2の前段に遅延回路IIが
設けられている。この遅延回路IIかデータ信号q゛の
符号化回路2への入力を遅延さけるので、符号化回路2
からの符号化データ信号S°の出力と、ヘッダ生成回路
3からのヘッド信号rの出力との間に時間差が生じる。
ORゲート4には、ヘッド信号rが入力したのちに、符
号化データ信号S°が入力する。その結果、スタートビ
ットがないデータ信号の先頭位置にヘッド信号rが付加
されることになる。
なお、遅延回路11は符号化回路2の後段に設けてもよ
い。
〈発明の効果〉 以上のように、本発明によれば、各パケットのデータ部
分がマンチェスタ一方式等の所定の方式で符号化されて
いるのに対して、先頭位置には符号化されていないヘッ
ド信号が付加されるから、パケットが連続して間断なく
送信されても、受信側においては確実にパケットの先頭
を識別してフレーム同期をとることができる。したがっ
て、パケットを密に伝送して、データの伝送効率を高め
ることができる。
しから、ヘッド信号が無符号化の信号であるから、この
ヘッド信号の生成回路や受信側の検出回路は、いずれも
簡単な回路構成で済み、そのため、新規な回路を用いる
ものであるにもかかわらず、コストの上昇を低く抑える
ことができ、安価に実施しうる。
【図面の簡単な説明】
第1図は本発明データ伝送装置の一実施例のブロック図
、第2図は前記データ伝送装置に対応する受信装置のブ
ロック図、第3図はデータ伝送時のタイムチャート、第
4図は他の実施例のブロック図、第5図(A )(B 
)はいずれら従来例におけるデータ伝送状聾を示すタイ
ムチャートである。 1、IO・・・データ伝送装置、2・・・符号化回路、
3・・・ヘッダ生成回路、4・・・ORゲート(付加回
路)、5・・・パケット制御回路。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. (1)入力データ信号を所定の方式で符号化して出力す
    る符号化回路と、データ信号の入力に応答して無符号化
    信号であるヘッド信号を生成するヘッダ生成回路と、符
    号化されたデータ信号の先頭位置に前記ヘッド信号を付
    加する付加回路とを備えたことを特徴とするデータ伝送
    装置。
JP61020473A 1986-01-31 1986-01-31 デ−タ伝送装置 Pending JPS62179249A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61020473A JPS62179249A (ja) 1986-01-31 1986-01-31 デ−タ伝送装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61020473A JPS62179249A (ja) 1986-01-31 1986-01-31 デ−タ伝送装置

Publications (1)

Publication Number Publication Date
JPS62179249A true JPS62179249A (ja) 1987-08-06

Family

ID=12028072

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61020473A Pending JPS62179249A (ja) 1986-01-31 1986-01-31 デ−タ伝送装置

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JP (1) JPS62179249A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02228838A (ja) * 1989-03-02 1990-09-11 Oki Electric Ind Co Ltd インターフェース回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070840A (ja) * 1983-08-30 1985-04-22 テレフンケン・フエルンゼ−・ウント・ルントフンク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 同期パタ−ン

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070840A (ja) * 1983-08-30 1985-04-22 テレフンケン・フエルンゼ−・ウント・ルントフンク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 同期パタ−ン

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02228838A (ja) * 1989-03-02 1990-09-11 Oki Electric Ind Co Ltd インターフェース回路

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