JP3166952B2 - 符号化・復号化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一つのマスターとなる
通信装置と、この通信装置に対してマルチドロップＬＡ
Ｎを介して結ばれる複数の通信装置とで構成される通信
システムに適用される符号化・復号化装置に関し、さら
に詳しくは、ＨＤＣＬ（High Level Data Link Control
）フレーム送受信機能を有する送受信ＬＳＩを用い、
例えば、０をパルスあり、１をパルス無しに対応つけた
符号化信号でデータ伝送を行うようにした通信装置にお
ける符号化・復号化装置に関する。

【０００２】

【従来の技術】ＨＤＣＬフレームは、フレームの開始を
示す開始フラグ、フレームの終端を示す終端フラグと、
これらの各フラグで挟まれたフレームの本体を形成する
整数バイトのフラグパターンで構成される。データに対
して例えば、１が６バイト以上連続した場合、０挿入
（Zero-Insertion）が行われ、１が５ビット（フラグの
１連続６ビットよりも短い）以上連続することはないよ
うになっている。

【０００３】マルチドロップＬＡＮ（通信媒体）を用い
て、ビットシリアル長距離伝送をバースト的に行う場
合、受信側のトレーニングのために、プリアンブルと呼
ばれるパターン信号をＨＤＬＣフレームに先立って通信
媒体上に送出する。ここで、受信側のトレーニングと
は、通信媒体での損失による伝送歪みや、ビット間干渉
の生じた受信波形の等価パラメータの決定・受信クロッ
クの抽出と最適サンプリング点の決定などを行うための
信号処理を意味している。このためのプリアンブル部と
しては、連続パルスで、ビットタイミング情報の豊富な
符号の組み合わせが望ましい。

【０００４】

【発明が解決しようとする課題】通信媒体を用いて長距
離伝送を行う場合、帯域制限が大きくなるので、スペク
トラム幅の小さな複極性信号が有効であるが、その場
合、ＨＤＬＣフレームの特性から、０をパルスあり、１
をパルス無しに対応つける必要がある。一方、プリアン
ブル部としては、パルス連続パターンを割り当てること
が望ましいが、アイドル（非送信時）では、「１」のビ
ットデータ列を送出するようになっているために、
「０」に対応するビットデータを送らないと、識別がつ
かないという不具合いがある。

【０００５】本発明は、この様な事情に鑑みてなされた
もので、アイドル状態でビットシリアルデータとして、
「１」を出力するようにしたＨＤＬＣフレーム送受信機
能を有する送受信ＬＳＩを用いた通信装置において、伝
送帯域の狭い複極性パルスの伝送を行うのに適する符号
化・復号化装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この様な目的を達成する
本発明は、ＨＤＣＬフレーム送受信機能を有する通信Ｌ
ＳＩを用い、符号化信号によりデータ伝送を行うように
した通信装置における符号化・復号化装置であって、通
信媒体に符号化した信号を送りだす符号化部は、送出す
る前記ＨＤＣＬフレームの送出に先立って送出するプリ
アンブル部として正・負のパルスを交互に出力する連続
パルスとすると共に、ＨＤＣＬフレームをその開始フラ
グから終端フラグまでを、「０」をパルスあり、「１」
をパルス無しに対応づけたパターンとする符号化信号に
変換し、通信媒体を介して送られた信号を復号する復号
化部は、サイレント状態からバースト的にフレーム信号
が到来したとき、プリアンブル部を受信中は「１」を示
す信号に復号化し、開始フラグ以降は、パルスありの場
合を「０」に、パルス無しの場合を「１」に復号化する
ことを特徴とする符号化・復号化装置である。

【０００７】

【作用】符号化部は、送信指示信号を受け、開始フラグ
（１ｓｔビット）が表れるまでは、プリアンブル部とし
て、正・負のパルスを交互に繰り返す形の連続パルス信
号を出力し、終端フラグが出現するまでは、０をパルス
あり、１をパルス無しに対応つけた符号化信号を出力す
る。

【０００８】復号化部は、サイレント状態および受信ト
レーニング中は、「１」を復号し、開始フラグ検出後
は、パルス有りの場合「０」を、パルス無しの場合を、
「１」として復号化する。

【０００９】

【実施例】以下図面を用いて本考案を詳細に説明する。
図１は、本発明の一実施例を示す構成ブロック図であ
る。図において、ＬＡＮは通信媒体で、例えばマルチド
ロップＬＡＮが用いられる。１はこの通信媒体ＬＡＮに
接続されたマスターとなる通信装置で、例えばプロセス
を制御する制御演算装置などが該当している。通信媒体
ＬＡＮには、ここでは図示していないが、プロセスに設
置されているセンサやアクチュエータ等との間で信号授
受を行うプロセス入出力装置等が接続される。

【００１０】マスタとなっている通信装置１内におい
て、１１は通信制御プロセッサ（ＣＰＵ）で、通信アプ
リケーション１０とインターフェイスし、必要な通信フ
レームの送受信の制御を行う機能を有している。１２は
通信媒体ＬＡＮ上に送出する信号を規定の通信フォーマ
ットにするためのフレーミング制御を行うＨＤＣＬフレ
ーム送受信ＬＳＩである。１３は通信媒体ＬＡＮに結合
するモデムで、内部にケーブルドライバ２１と、ケーブ
ルレシーバ２２とを備えている。

【００１１】１４は通信媒体ＬＡＮにケーブルドライバ
２１を介して符号化した信号を送りだす符号化部、１５
は通信媒体ＬＡＮを介して送られた信号（ケーブルレシ
ーバ２２で受信した信号）を復号する復号化部である。
ケーブルドライバ２１は、符号化部１４からの正パルス
送信指示信号ＴＸＰや、負パルス送信指示信号ＴＸＮを
受け、レベル変換，信号絶縁等を行い、ケーブル上に送
信信号ＣＡＢＳを送出する。また、ケーブルレシーバ２
２は、通信媒体ＬＡＮを介して送られたケーブル損失に
よる歪みやビット間の干渉を生じた複極性信号ＣＡＢＳ
を受信し、それを等価，信号絶縁，論理信号へのレベル
変換等を行い、正パルス受信表示信号ＲＸＰ，負パルス
受信表示信号ＲＸＮを出力する。

【００１２】１６はクロック抽出・再クロッキング部
で、ケーブルレシーバ２２から出力される正パルス受信
表示信号ＲＸＰ，負パルス受信表示信号ＲＸＮを受け
て、そこから受信クロックＲＸＣを抽出すると共に、最
適なサンプリング・タイミングで受信パルスの有無を判
定し再クロッキングし、受信クロックに同期したパルス
有無表示信号ＲＸＰＵＬを出力する。

【００１３】１７はキャリア検出部で、クロック抽出・
再クロッキング部１６から出力される受信クロックＲＸ
Ｃやパルス有無表示信号ＲＸＰＵＬを受け、一定の期間
パルス有りを示す表示信号ＲＸＰＵＬ（＝１）が連続す
る場合、プリアンブルで始まるフレームが到来したと判
断し、キャリア検出信号ＣＤを出力する。また、一定の
期間パルス無しを示す信号ＲＸＰＵＬ（＝０）が連続す
る場合、フレーム受信は終了したと判断し、キャリア検
出信号ＣＤを（＝０）とする。

【００１４】ＨＤＣＬフレーム送受信ＬＳＩ１２は、ア
イドリング部分の送出ビット・シリアル・データ＝１と
なるタイプのものが用いられていて、通信制御プロセッ
サ１１で生成したバイト構成のＨＤＬＣフレームに、開
始フラグと終端フラグを付加し、必要に応じて「０」挿
入を行い、符号化部１４から与えられる送信ビットクロ
ックＴＸＣに同期して、ＨＤＬＣフォーマットのビット
・シリアル・データＴＸＤを作り、それを符号化部１４
に出力する。また、クロック抽出・再クロッキング部１
６から出力される受信ビット・タイミング・クロックＲ
ＸＣと、復号化部１５から出力される受信シリアル・ビ
ットデータ列ＲＸＤを受けて、ＨＤＬＣフォーマットの
ビット・シリアル・データとして解釈し、フラグ検出
や、必要に応じての「０」の除去などを行い、通信制御
プロセッサ１１にバイト構成のＨＤＬＣフレームを出力
する。この様な動作を行うＬＳＩは、通常、受信フレー
ムについての信号処理は、宛先アドレスが自分宛へのも
のについてだけ選択し、前述したような動作を行うよう
になっている。

【００１５】符号化部１４は、通信制御プロセッサ１１
からの送信指示信号ＲＳ（＝１）を受け、送出する前記
ＨＤＣＬフレームの送出に先立って送出するプリアンブ
ル部として正・負のパルスを交互に出力する連続パルス
とすると共に、ＨＤＣＬフレームをその開始フラグから
終端フラグまでを、「０」をパルスあり、「１」をパル
ス無しに対応づけたパターンとするように符号化する。
即ち、ＨＤＬＣフレーム送受信ＬＳＩ１２から出力され
るＨＤＬＣフォーマットのビット・シリアル・データＴ
ＸＤに、最初の「０」（開始フラグ１ｓｔビット）が表
れるまでは、プリアンブルとして正・負のパルスを交互
にケーブルドライバ２１を介して通信媒体ＬＡＮに出力
し、「０」が出現した後は、「０」でパルスを出力し、
「１」でパルスを出力しないようにする。パルスの極性
は、毎パルス反転とする。なお、通信制御プロセッサ１
１からの送信指示信号ＲＳが（ＲＳ＝０）となると、送
信動作を停止する。

【００１６】復号化部１５は、通信媒体ＬＡＮを介して
送られた信号を復号するもので、サイレント状態からバ
ースト的にフレーム信号が到来したとき、プリアンブル
部を受信中は「１」を示す信号に復号化し、開始フラグ
以降は、パルス有りの場合「０」を、パルス無しの場合
を「１」に復号化する。即ち、復号化部１５は、クロッ
ク抽出・再クロッキング部１６から出力される受信ビッ
ト・タイミング・クロックＲＸＣと、パルス有無表示信
号ＲＸＰＵＬとを受け、ＨＤＬＣフレーム送受信ＬＳＩ
１２に対して、サイレントおよび受信トレーニング中
（キャリア検出部１７からのキャリア検出信号ＣＤが
「０」）は、シリアルデータ列信号ＲＸＤ＝１で示し、
キャリア検出部１７からのキャリア検出信号ＣＤが
「１」となると、最初のパルス無しの状態（ＲＸＰＵＬ
＝０）（開始フラグの２ｎｄビット）を検出後は、パル
ス有り（ＲＸＰＵＬ＝１）で、ＲＸＤ＝０、パルス無し
（ＲＸＰＵＬ＝０）で、ＲＸＤ＝１を示すシリアルデー
タ列信号を復号化する。なお、シリアルデータ列信号Ｒ
ＸＤは、受信ビット・タイミング・クロックＲＸＣと同
期したものとなっている。

【００１７】図２は、符号化部１４の内部構成を示す回
路図である。１４１はセットリセット・フリップフロッ
プで、通信制御プロセッサ１１からの送信指令信号ＲＳ
をセット入力とし、ＲＳ＝０で、出力端Ｑからアイド
ル，プリアンブル状態を示す信号ＴＩＤＬ＝１を出力す
る。１４２はＤタイプフリップフロップで、Ｄ端子にＨ
ＤＬＣフレーム送受信ＬＳＩ１２からのビット・シリア
ル・データＴＸＤを入力し、リセット端子Ｒにアイド
ル，プリアンブル状態を示す信号ＴＩＤＬを入力し、ク
ロック端子ＣＫに送信クロック発生部１４３からのクロ
ック信号ＴＸＣを入力している。そして、ＸＱ端子から
出力信号ＰＵＬＳＥを得るようにしている。

【００１８】ここでは、ＴＩＤＬ＝１では、ＴＸＤ＝
１，０にかかわらず、出力信号ＰＵＬＳＥは、常にハイ
レベルとなる。即ち、ＲＳ＝０の間またはＲＳ＝０→１
の後、ＴＸＤ＝１→０となるまでは、出力パルスを送出
しない。ＴＩＤＬ＝０では、ＴＸＤがＴＸＣの立ち上が
り時にサンプリングされ、極性が反転されて出力パルス
となる。即ち、ＲＳ＝０→１の後、ＴＸＤ＝１→０とな
った後は、ＴＸＤ＝０でパルスを送出し、ＴＸＤ＝１で
パルスを非送出とする。

【００１９】１４４はＪＫタイプフリップフロップで、
Ｊ，Ｋ端子共に、Ｄタイプフリップフロップ１４２から
のパルス信号ＰＵＬＳＥを入力し、クロック端子ＣＫに
送信クロック信号ＴＸＣを入力している。パルス信号Ｐ
ＵＬＳＥ＝１の状態で、ＴＸＣ＝０→１で、複極性信号
出力のために、出力を反転する。パルス信号ＰＵＬＳＥ
＝０の状態では、反転しない。

【００２０】図３は、以上に説明した符号化部の動作を
示す波形図である。図４は、復号化部１５の内部構成を
示す回路図である。１５１はセットリセット・フリップ
フロップで、キャリア検出部１７からのキャリア検出信
号ＣＤをセット入力とし、ＣＤ＝０で、出力端Ｑからア
イドル，受信トレーニング状態を示す信号ＲＩＤＬ＝１
を出力する。また、クロック抽出再クロッキング部１６
からのパルス有無表示信号ＲＸＰＵＬをリセット端子Ｒ
に入力し、ＣＤ＝１，ＲＸＰＵＬ＝０で、ＲＩＤＬ＝０
（開始フラグ以降受信状態）を出力する。

【００２１】図５は、このセットリセット・フリップフ
ロップ１５１の入力と出力との関係を示す図である。１
５２はＤタイプフリップフロップで、Ｄ端子にパルス有
無表示信号ＲＸＰＵＬを入力し、クロック端子ＣＫにク
ロック抽出再クロッキング部１６からの受信クロックＲ
ＸＣを入力し、Ｑ端子からパルス有無表示信号ＲＸＰＵ
ＬをＲＸＣ＝０→１で、サンプリングした出力信号ＲＸ
ＰＵＬＤを得る。

【００２２】１５３はＤタイプフリップフロップで、Ｄ
端子にフリップフロップ１５２からの信号ＲＸＰＵＬＤ
を入力し、クロック端子ＣＫにクロック抽出再クロッキ
ング部１６からの受信クロックＲＸＣを入力し、また、
リセット端子Ｒにフリップフロップ１５１からの信号Ｒ
ＩＤＬを入力する。このフリップフロップは、ＲＩＤＬ
＝１では、リセット状態になり出力端ＸＱから出力信号
ＲＸＤ＝１を出力する。即ち、アイドル／プリアンブル
受信中は、ＲＸＤ＝１となる。また、ＲＩＤＬ＝０で
は、ＲＸＰＵＬＤをＲＸＣ＝０→１でサンプリングし、
極性反転してＲＸＤとする。即ち、開始フラグ以降の受
信においては、ＲＸＰＵＬ＝１をＲＸＤ＝０に、ＲＸＰ
ＵＬ＝０をＲＸＤ＝１に対応付けて復号化する。

【００２３】図６は、以上に説明した復号化部の動作を
示す波形図である。この様に構成した装置の動作を次
に、送信動作と受信動作とに分けて説明する。 （送信動作）図７は、送信動作の一例を示す動作波形図
である。

【００２４】通信制御プロセッサ１１から出力される送
信指令信号ＲＳが、（ａ）に示すように０→１になる
と、符号化部１４は、ＨＤＬＣフレーム送受信ＬＳＩ１
２から出力される（ｃ）に示すようなビット・シリアル
・データＴＸＤを受けて、最初の「０」が表れるまで、
即ち、開始フラグ１ｓｔビットが表れるまでは、
（ｄ），（ｅ）に示すようなパルスを出力し、ケーブル
ドライバ２１から通信媒体ＬＡＮへ出力される信号は、
（ｆ）に示すようにプリアンブル部を形成する部分は、
正・負のパルスが交互に連続して出現されるようなパタ
ーンとなる。

【００２５】その後、開始フラグが出現された以降は、
０＝パルス有り、１＝パルス無しに対応したパターンの
信号となる。 （受信動作）図８は、受信動作の一例を示す動作波形図
である。（ａ）は通信媒体ＬＡＮを介して伝送された信
号波形を示しており、パルス信号は図示するようにメデ
ィア損失等の影響を受けて、歪んだものとなっている。

【００２６】ケーブルレシーバ２２は、この様な信号を
受信すると、その中から、（ｂ），（ｃ）に示すよう
に、パルス信号を抽出し、クロック抽出再クロックキン
グ部１６は、これを受けて、（ｄ）に示すように抽出ク
ロック（受信クロック）ＲＸＣを生成すると共に、
（ｅ）に示すようにパルス有無表示信号ＲＸＰＵＬを送
出する。復号化部１５は、これらの信号と（ｆ）に示す
キャリア検出信号ＣＤとを受けて、（ｇ）に示すよう
に、サイレント状態からバースト的にフレーム信号が到
来したときに、プリアンブル受信中は、ＲＸＤ＝１の信
号をＨＤＬＣフレーム送受信ＬＳＩ１２に送出し、開始
フラグ以降は、パルス有りをＲＸＤ＝１、パルス無しの
状態をＲＸＤ＝０のデータに復号化し、それをＨＤＬＣ
フレーム送受信ＬＳＩ１２に送出する。

【００２７】この様な動作により、ＨＤＬＣフレーム送
受信ＬＳＩと伝送帯域の狭い複極性パルスの組み合わせ
を容易に実現できるようにしている。

【００２８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＨＤＬＣフレーム送受信ＬＳＩを用いながら、ア
イドルでの送出シリアルデータが「１」のＨＤＬＣフレ
ームと、複極性符号信号との組み合わせが実現できるよ
うになり、安価な通信装置が提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】符号化部１４の内部構成を示す回路図である。

【図３】符号化部１４の動作を示す波形図である。

【図４】復号化部１５の内部構成を示す回路図である。

【図５】セットリセット・フリップフロップ１５１の入
力と出力との関係を示す図である。

【図６】復号化部１５の動作を示す波形図である。

【図７】送信動作の一例を示す動作波形図である。

【図８】受信動作の一例を示す動作波形図である。

【符号の説明】

ＬＡＮ 通信媒体 １ 通信装置 １１ 通信制御プロセッサ（ＣＰＵ） １２ ＨＤＣＬフレーム送受信ＬＳＩ １３ モデム ２１ ケーブルドライバ ２２ ケーブルレシーバ １４ 符号化部 １５ 復号化部 １６ クロック抽出・再クロッキング部 １７ キャリア検出部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ＨＤＣＬフレーム送受信機能を有する通信
   ＬＳＩを用い、符号化信号によりデータ伝送を行うよう
   にした通信装置における符号化・復号化装置であって、 通信媒体に符号化した信号を送りだす符号化部は、 送出する前記ＨＤＣＬフレームの送出に先立って送出す
   るプリアンブル部として正・負のパルスを交互に出力す
   る連続パルスとすると共に、ＨＤＣＬフレームをその開
   始フラグから終端フラグまでを、「０」をパルスあり、
   「１」をパルス無しに対応づけたパターンとする符号化
   信号に変換し、 通信媒体を介して送られた信号を復号する復号化部は、 サイレント状態からバースト的にフレーム信号が到来し
   たとき、プリアンブル部を受信中は「１」を示す信号に
   復号化し、開始フラグ以降は、パルスありの場合を
   「０」に、パルス無しの場合を「１」に復号化すること
   を特徴とする符号化・復号化装置。