JPS62171151A - 出力回路 - Google Patents
出力回路Info
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- JPS62171151A JPS62171151A JP61013088A JP1308886A JPS62171151A JP S62171151 A JPS62171151 A JP S62171151A JP 61013088 A JP61013088 A JP 61013088A JP 1308886 A JP1308886 A JP 1308886A JP S62171151 A JPS62171151 A JP S62171151A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁ゲーＩ・型電界効果１−ランジスタ
（以下ＦＥＴと略称する）を用いた半導体集積回路の出
力回路に関するものである。
（以下ＦＥＴと略称する）を用いた半導体集積回路の出
力回路に関するものである。
ＦＥＴを用いた半導体記憶回路においては、出力インピ
ーダンスを下げて出力の駆動能力を上げるために、Ｐチ
ャネルＦＥＴとＮチャネルＦＥＴを用いた出力回路が用
いられている。
ーダンスを下げて出力の駆動能力を上げるために、Ｐチ
ャネルＦＥＴとＮチャネルＦＥＴを用いた出力回路が用
いられている。
従来、この種の回路として第３図に示すものがある。こ
の図において、１は電源電圧Ｖｃｃが供給される電源端
子、２は接地電圧０が供給される接地端子、３ば出力信
号が現れる出力端子、４はＰチャネルＦＥＴ、５はＮチ
ャネルＦＥＴ、６，７゜８はそれぞれ前記ＰチャネルＦ
ＥＴｄのソース電極、ドレイン電極およびゲート電極、
９はＰチャネルＦＥＴｄのソースおよびドレイン領域を
形成するｐ形半導体領域と逆導電形のｎ形半導体領域か
ら取り出されたバックゲート電極である。１ｏは前記Ｐ
チャネルＦＥＴｄのドレイン電極７ （ｐ形半導体領域
）とバックゲート電極９（ｎ形半導体領域）との間に必
然的に形成される寄生ダイオードで、ドレイン電極７側
が陽極、バ・ツクゲート電。
の図において、１は電源電圧Ｖｃｃが供給される電源端
子、２は接地電圧０が供給される接地端子、３ば出力信
号が現れる出力端子、４はＰチャネルＦＥＴ、５はＮチ
ャネルＦＥＴ、６，７゜８はそれぞれ前記ＰチャネルＦ
ＥＴｄのソース電極、ドレイン電極およびゲート電極、
９はＰチャネルＦＥＴｄのソースおよびドレイン領域を
形成するｐ形半導体領域と逆導電形のｎ形半導体領域か
ら取り出されたバックゲート電極である。１ｏは前記Ｐ
チャネルＦＥＴｄのドレイン電極７ （ｐ形半導体領域
）とバックゲート電極９（ｎ形半導体領域）との間に必
然的に形成される寄生ダイオードで、ドレイン電極７側
が陽極、バ・ツクゲート電。
極９側が陰極となる。１３，１４．１５はそれぞれ前記
ＮチャネルＦＥＴ５のソース電極、ドレイン電極および
ゲート電極である。１６は前記ＮチャネルＦＥＴ５のソ
ースおよびドレイン領域を形成するｎ形半導体領域と逆
導電形のｐ形半導体領域から取り出されたバックゲート
電極である。１７は前記ＮチャネルＦＥＴ５のドレイン
電極１４（ｎ形半導体領域゛）とバックゲート電極１６
（ｐ形半導体領域）との間に必然的に形成される寄生ダ
イオードで、ドレイン電極１４側が陰極、バックゲート
電極１６側が陽極となる。
ＮチャネルＦＥＴ５のソース電極、ドレイン電極および
ゲート電極である。１６は前記ＮチャネルＦＥＴ５のソ
ースおよびドレイン領域を形成するｎ形半導体領域と逆
導電形のｐ形半導体領域から取り出されたバックゲート
電極である。１７は前記ＮチャネルＦＥＴ５のドレイン
電極１４（ｎ形半導体領域゛）とバックゲート電極１６
（ｐ形半導体領域）との間に必然的に形成される寄生ダ
イオードで、ドレイン電極１４側が陰極、バックゲート
電極１６側が陽極となる。
そして、ＰチャネルＦＥＴ４のソース電極６およびバッ
クゲート電極９は接続点１１を介して電源端子１に接続
され、ドレイン電極７は接続点１２を介して出力端子３
に接続されている。またＮチャネルＦＥＴ５のソース電
極１３およびバックゲート電極１６は接続点１８を介し
て接地９１ｔ１子２に接続され、ドレイン電極１４は接
続点１２を介して出力端子３およびＰチャネルＦＥＴ４
のドレイン電極７に接続されている。
クゲート電極９は接続点１１を介して電源端子１に接続
され、ドレイン電極７は接続点１２を介して出力端子３
に接続されている。またＮチャネルＦＥＴ５のソース電
極１３およびバックゲート電極１６は接続点１８を介し
て接地９１ｔ１子２に接続され、ドレイン電極１４は接
続点１２を介して出力端子３およびＰチャネルＦＥＴ４
のドレイン電極７に接続されている。
次に動作について説明する。
電子計算機等に用いられるメモリンステムにおいては、
複数の半導体記憶口・路を形成した半導体チップが用い
られている。乙のようなメモリシステムにおいては、半
導体チップが７トリクス状に配列されており、同一列に
配列された半導体チップの出力端子は半導体チップの実
装面積を小さくするなめ共通接続されている。
複数の半導体記憶口・路を形成した半導体チップが用い
られている。乙のようなメモリシステムにおいては、半
導体チップが７トリクス状に配列されており、同一列に
配列された半導体チップの出力端子は半導体チップの実
装面積を小さくするなめ共通接続されている。
この場合、各出力端子間を電気的に分離する必要があり
、このため、半導体チップの出力状態は′“ｉｌｌ、Ｉ
ＩＱ″′以外に高インピーダンス状態になる必要がある
。
、このため、半導体チップの出力状態は′“ｉｌｌ、Ｉ
ＩＱ″′以外に高インピーダンス状態になる必要がある
。
この目的で用いられろ第３図に示した出力回路において
、ゲー）・電極８，１５には記憶セルから読み出されｔ
コ信号が供給され、データの読み出しモード時において
はそれぞれのゲート電極８゜１５に同一し・ベルの信号
が供給されろ。例えば、Ｖ ｃｃレベルの信号が供給さ
れた場合には、ＰチャネルＦＥＴｄのゲート電極８とソ
ース電極６との間の電圧差が０となるのてＰチャネルＦ
ＥＴ４は゛オフ“°となり、ＮチャネルＦＥＴ５のゲー
ト電極１５とソース電極１３との間の電位差はＮチャネ
ルＦＥＴ５のしきい値電圧以上となり、ＮチャネルＦＥ
Ｔ５が゛オン″となるため、出力端子３には接地電圧Ｏ
が現れ゛′０°′デークが読み出されたことになる。
、ゲー）・電極８，１５には記憶セルから読み出されｔ
コ信号が供給され、データの読み出しモード時において
はそれぞれのゲート電極８゜１５に同一し・ベルの信号
が供給されろ。例えば、Ｖ ｃｃレベルの信号が供給さ
れた場合には、ＰチャネルＦＥＴｄのゲート電極８とソ
ース電極６との間の電圧差が０となるのてＰチャネルＦ
ＥＴ４は゛オフ“°となり、ＮチャネルＦＥＴ５のゲー
ト電極１５とソース電極１３との間の電位差はＮチャネ
ルＦＥＴ５のしきい値電圧以上となり、ＮチャネルＦＥ
Ｔ５が゛オン″となるため、出力端子３には接地電圧Ｏ
が現れ゛′０°′デークが読み出されたことになる。
同様に、Ｏｂ−ベルの信号が供給された場合には、Ｐチ
ャネルＦＥＴ４が″オン′°、ＮチャネルＦＥＴ５がパ
オフ”′となり ｒｒ １ ｎデーりが読み出された
ことになる。
ャネルＦＥＴ４が″オン′°、ＮチャネルＦＥＴ５がパ
オフ”′となり ｒｒ １ ｎデーりが読み出された
ことになる。
また出力を高インピーダンス状態に供給する場合には、
ＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５をパオフ
′″にする必要があり、このためには、ゲー）・電極８
にばＶ ＣＣレベル、ゲート電極１５にはＯレベルの信
号をそれぞれ供給する。この動作は外部チップセレクト
端子（図示せず）の信号を制御することにより行われる
。
ＰチャネルＦＥＴ４およびＮチャネルＦＥＴ５をパオフ
′″にする必要があり、このためには、ゲー）・電極８
にばＶ ＣＣレベル、ゲート電極１５にはＯレベルの信
号をそれぞれ供給する。この動作は外部チップセレクト
端子（図示せず）の信号を制御することにより行われる
。
一般によく用いられる８行×８列のメモリマトリクスを
考えた場合、出力端子を共通接続したデータ出力線はプ
リンＩ・基板上で２０ｃｍ程度と比較的長くなり、これ
に付随するインダクタンス成分も大きくなる。このイン
ダクタンス成分によりデータ読み出し時に出力レベルが
変化して、第４図に示すように反射波あるいはオーバシ
ュートにより、出力レベルがＶｃｃと寄生ダイオード１
ｏのコンククトボテシシャルの和以上または寄生ダイオ
ード１７のコンタクトポテンンヤル以下になる場合があ
る。例えば、Ｖｃｃと寄生ダイオード１０のコンタク）
・ボテンシャルの和以上になった場合、高インピーダン
ス状態の出力端子３から寄生ダイオード１０を通して電
源端子１に順方向電流が流れろ乙とになる。Ｐチャネル
ＦＥＴ４とＮチャネルＦＥＴ５を用いた相補形ＦＥＴ集
積回路においては、寄生ダイオード１０に順方向電流が
流れるとう・ンチアップ現宋が発生し、電源端子１から
過大な電流が流れて半導体チップを破壊させるという問
題点があった。
考えた場合、出力端子を共通接続したデータ出力線はプ
リンＩ・基板上で２０ｃｍ程度と比較的長くなり、これ
に付随するインダクタンス成分も大きくなる。このイン
ダクタンス成分によりデータ読み出し時に出力レベルが
変化して、第４図に示すように反射波あるいはオーバシ
ュートにより、出力レベルがＶｃｃと寄生ダイオード１
ｏのコンククトボテシシャルの和以上または寄生ダイオ
ード１７のコンタクトポテンンヤル以下になる場合があ
る。例えば、Ｖｃｃと寄生ダイオード１０のコンタク）
・ボテンシャルの和以上になった場合、高インピーダン
ス状態の出力端子３から寄生ダイオード１０を通して電
源端子１に順方向電流が流れろ乙とになる。Ｐチャネル
ＦＥＴ４とＮチャネルＦＥＴ５を用いた相補形ＦＥＴ集
積回路においては、寄生ダイオード１０に順方向電流が
流れるとう・ンチアップ現宋が発生し、電源端子１から
過大な電流が流れて半導体チップを破壊させるという問
題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ラッチアップが起こりにりく、異常電圧によって
半導体チップが破壊されることのない出力回路を得るこ
とを目的とする。
ので、ラッチアップが起こりにりく、異常電圧によって
半導体チップが破壊されることのない出力回路を得るこ
とを目的とする。
この発明に係る出力回路は、信号発生回路と、この信号
発生回路の出力を受けて高電位電源と低電位電源間に接
続されたＰチ、ヤネルＦＥＴのバックゲート電極に高電
位電源より高い電圧を供給する第１の電圧発生回路と、
信号発生回路の出力を受けて同しく高電位電源と低電位
電源間に接続されたＮチャネルＦＥＴのバックゲート電
極に低電位電源より低い電圧を供給する第２の電圧発生
回路とを備えたものである。
発生回路の出力を受けて高電位電源と低電位電源間に接
続されたＰチ、ヤネルＦＥＴのバックゲート電極に高電
位電源より高い電圧を供給する第１の電圧発生回路と、
信号発生回路の出力を受けて同しく高電位電源と低電位
電源間に接続されたＮチャネルＦＥＴのバックゲート電
極に低電位電源より低い電圧を供給する第２の電圧発生
回路とを備えたものである。
この発明においては、出力回路を構成するＰチャネルＦ
ＥＴのバックゲート電極に高電位電源より高い電圧が供
給され、ＮチャネルＦＥＴのバックゲート電極に低電位
電源より低い電圧が供給され、これによりラッチアップ
が防止される。
ＥＴのバックゲート電極に高電位電源より高い電圧が供
給され、ＮチャネルＦＥＴのバックゲート電極に低電位
電源より低い電圧が供給され、これによりラッチアップ
が防止される。
第１図はこの発明の出力回路の一実施例を示す回路図で
ある。この図において、第３図と同一符号は同一部分を
示し、２０は信号発生回路で、リング発振回路等により
構成され、周期的なパルスを発生させる。２１は前記信
号発生回路２ｏの出力端子、２２は昇圧容量、２３，２
４は前記昇圧容量２２の電極、２５は充電用Ｎチャネル
ＦＥＴ、２６，２７，２８，２９はそれぞれ前記充電用
ＮチャネルＦＥＴ２５のドレイン電極、ソース電極、ゲ
ート電極およびパックゲ−１・電極、３０は整流用Ｎチ
ャネルＦＥＴ、３１，３２，３３゜３４ばそれそ゛れ前
記整流用ＮチャネルＦＥＴ３０のドレイン電極、ソース
電極、ゲート電極およびバックゲート電極である。
ある。この図において、第３図と同一符号は同一部分を
示し、２０は信号発生回路で、リング発振回路等により
構成され、周期的なパルスを発生させる。２１は前記信
号発生回路２ｏの出力端子、２２は昇圧容量、２３，２
４は前記昇圧容量２２の電極、２５は充電用Ｎチャネル
ＦＥＴ、２６，２７，２８，２９はそれぞれ前記充電用
ＮチャネルＦＥＴ２５のドレイン電極、ソース電極、ゲ
ート電極およびパックゲ−１・電極、３０は整流用Ｎチ
ャネルＦＥＴ、３１，３２，３３゜３４ばそれそ゛れ前
記整流用ＮチャネルＦＥＴ３０のドレイン電極、ソース
電極、ゲート電極およびバックゲート電極である。
昇圧容量２２の電極２３は接続点４８を介して信号発生
回路２０の出力端子２１に接続され、電極２４は接続点
５０を介して充電用ＮチャネルＦＥＴ２５のソース電極
２７と整流用ＮチャネルＦＥＴ３０のドレイン電極３１
およびデーｌ−電極３３に接続されている。
回路２０の出力端子２１に接続され、電極２４は接続点
５０を介して充電用ＮチャネルＦＥＴ２５のソース電極
２７と整流用ＮチャネルＦＥＴ３０のドレイン電極３１
およびデーｌ−電極３３に接続されている。
充電用ＮチャネルＦＥＴ２５のドし・イン電極２６およ
びゲート電極２８は接続点４９を介して電源端子１に接
続され、バックゲート電極２９は接続点５４を介してＮ
チャネルＦＥＴ５のバ、ソクゲー１、電極１６と接続さ
れろ。
びゲート電極２８は接続点４９を介して電源端子１に接
続され、バックゲート電極２９は接続点５４を介してＮ
チャネルＦＥＴ５のバ、ソクゲー１、電極１６と接続さ
れろ。
整流用ＮチャネルＦＥＴ３０のソース電極３２は接続点
５１を介してＰ千ヤネ／Ｌ、 Ｆ Ｅ Ｔ ＩＬのバッ
クゲート電極９に接続され、バックゲート電極３４は接
続点５４に接続されろ。
５１を介してＰ千ヤネ／Ｌ、 Ｆ Ｅ Ｔ ＩＬのバッ
クゲート電極９に接続され、バックゲート電極３４は接
続点５４に接続されろ。
そして、昇圧容量２２と充電用ＮチャネルＦＥＴ２５と
Ｔｉ Ｉｋ用ＮチャネルＦＥＴ３０とから、接続点５１
に電＃、電圧Ｖｃｃ以上の直流電圧を供給する第１の電
圧発生回路７ｏが構成されている。
Ｔｉ Ｉｋ用ＮチャネルＦＥＴ３０とから、接続点５１
に電＃、電圧Ｖｃｃ以上の直流電圧を供給する第１の電
圧発生回路７ｏが構成されている。
また３５は結合容量、３６．３７はそれぞれ前記結合容
量３５の電極、３８は放電用ＮチャネルＦＥＴ、３９，
４Ｑ、４１，４２はそれぞれ前記放電用ＮチャネルＦＥ
Ｔ３８のドレイン電極、ソース電極、ゲート電極および
バックゲート電極、４３は整流用ＮチャネルＦＥＴ、ｄ
４，４５，４６゜４７はそれぞれ前記整流用Ｎチャネル
ＦＥＴ１３のドレイン電極、ソースミオ歪、ゲーｊ−電
極およびバックゲート電極である。
量３５の電極、３８は放電用ＮチャネルＦＥＴ、３９，
４Ｑ、４１，４２はそれぞれ前記放電用ＮチャネルＦＥ
Ｔ３８のドレイン電極、ソース電極、ゲート電極および
バックゲート電極、４３は整流用ＮチャネルＦＥＴ、ｄ
４，４５，４６゜４７はそれぞれ前記整流用Ｎチャネル
ＦＥＴ１３のドレイン電極、ソースミオ歪、ゲーｊ−電
極およびバックゲート電極である。
結合容量３５の電極３６は接続点４８を介して信号発生
回路２ｏの出力端子２１に接続され、電極３７は接続点
５２を介して整流用ＮチャネルＦＥＴ４３のソース電極
４５と放電用ＮチャネルＦＥＴ３８のドレイン電極３９
およびゲート電極４１に接続されろ。
回路２ｏの出力端子２１に接続され、電極３７は接続点
５２を介して整流用ＮチャネルＦＥＴ４３のソース電極
４５と放電用ＮチャネルＦＥＴ３８のドレイン電極３９
およびゲート電極４１に接続されろ。
ｆＪｉ電用電子ＮチャネルＦＥＴ３８−ス電極４０は接
続点５３を介して接地端子２に接続され、整流用Ｎチャ
ネルＦＥＴ４３のドレイン電極４４およびゲート電極４
６は接続点５４に接続される。
続点５３を介して接地端子２に接続され、整流用Ｎチャ
ネルＦＥＴ４３のドレイン電極４４およびゲート電極４
６は接続点５４に接続される。
そして、結合容量３５と放電用ＮチャネルＦＥＴ３８と
整流用ＮチャネルＦＥＴ４３とから接続点５４にＯ以下
の負の直流電圧を供給する第２の電圧発生回路８０が構
成されている。
整流用ＮチャネルＦＥＴ４３とから接続点５４にＯ以下
の負の直流電圧を供給する第２の電圧発生回路８０が構
成されている。
また５５は前記ＰチャネルＦＥＴｄのバックゲート電極
９に付随する寄生容量、５８．５７はそれぞれ前記寄生
容量５５の電極、５８はＮチャネルＦ Ｅ’Ｔ ５のバ
ックゲート電極１６に付随する寄生容量、５９，６０は
それぞれ前記寄生容量５８の電極である。
９に付随する寄生容量、５８．５７はそれぞれ前記寄生
容量５５の電極、５８はＮチャネルＦ Ｅ’Ｔ ５のバ
ックゲート電極１６に付随する寄生容量、５９，６０は
それぞれ前記寄生容量５８の電極である。
次に、第２図（ａ１〜（ｅ）の波形図を参照して第１お
よび第２の電圧発生回路７０．８０の動作について説明
する。
よび第２の電圧発生回路７０．８０の動作について説明
する。
第２図において、（ａ）は信号発生回路２０の出力電圧
、（ｂ）は接続点５０の電圧、（ｅ）は接続点５１の電
圧、（ｄ）は接続点５２の電圧、（ｅ）は接続点５４の
電圧をそれぞれ示す。
、（ｂ）は接続点５０の電圧、（ｅ）は接続点５１の電
圧、（ｄ）は接続点５２の電圧、（ｅ）は接続点５４の
電圧をそれぞれ示す。
電源端子１に電源電圧Ｖ ｅｃを印加すると、接続点５
ｏと５１とは充電用ＮチャネルＦＥＴ２５と整流用Ｎチ
ャネルＦＥＴ３０によってそれぞれＶｃｃ ＶｔＨおよ
びＶＣＣ２ＶＴＨまで充電される。
ｏと５１とは充電用ＮチャネルＦＥＴ２５と整流用Ｎチ
ャネルＦＥＴ３０によってそれぞれＶｃｃ ＶｔＨおよ
びＶＣＣ２ＶＴＨまで充電される。
この時、同時にイ５号発生回路２ｏも発振を始め、第２
図（ａ）に示すような発振出力が現れて昇圧動作が始ま
るのであるが、考え方を簡単にするため、接続点５０．
５１がそれぞれＶ ｃｃ Ｖ ＴＨ、Ｖ ｃｃ −２
Ｖｒｓに落ち着いた後に昇圧動作が始まるものとして説
明する。
図（ａ）に示すような発振出力が現れて昇圧動作が始ま
るのであるが、考え方を簡単にするため、接続点５０．
５１がそれぞれＶ ｃｃ Ｖ ＴＨ、Ｖ ｃｃ −２
Ｖｒｓに落ち着いた後に昇圧動作が始まるものとして説
明する。
いま、接続点５０，５１の電位レベルがそれぞれＶ ｃ
ｃ Ｖ ｒＨ，Ｖ ｃｃ ２ Ｖ 丁Ｈになった後
、信号発生回路２０の発振出力が立ち上がると、接続点
５０には昇圧容量２２を通して電荷が供給され、その電
荷は整流用ＮチャネルＦＥＴ３０を通して接続点５１に
供給され、接続点５１の電位レベルが上昇する。次いで
、発振出力が立ち下がった時は接続点５０の電荷は昇圧
容量２２によって引き抜かれ、接続点５ｏの電位レベル
が低下するが、接続点５１の電位レベルは整流用Ｎチャ
ネルＦＥＴ３０によって低下せず、そのままの電位を保
つ。
ｃ Ｖ ｒＨ，Ｖ ｃｃ ２ Ｖ 丁Ｈになった後
、信号発生回路２０の発振出力が立ち上がると、接続点
５０には昇圧容量２２を通して電荷が供給され、その電
荷は整流用ＮチャネルＦＥＴ３０を通して接続点５１に
供給され、接続点５１の電位レベルが上昇する。次いで
、発振出力が立ち下がった時は接続点５０の電荷は昇圧
容量２２によって引き抜かれ、接続点５ｏの電位レベル
が低下するが、接続点５１の電位レベルは整流用Ｎチャ
ネルＦＥＴ３０によって低下せず、そのままの電位を保
つ。
一方、電位レベルの低下した接続点５ｏは充電用Ｎチャ
ネルＦＥＴ２５によって再充電され、第２図（ｂｌ に
示すように最終的にはＶｃｃ−ＶＴＨまで上昇する。そ
して、昇圧容量２２を介して信号発生回路２ｏの発振出
力が繰り返し加えられることにより、接続点５１の電位
は第２図（ｅ）に示すように徐々に増加していき、その
最終的なレベルは接続点５０の最高電位レベルによって
決定される。
ネルＦＥＴ２５によって再充電され、第２図（ｂｌ に
示すように最終的にはＶｃｃ−ＶＴＨまで上昇する。そ
して、昇圧容量２２を介して信号発生回路２ｏの発振出
力が繰り返し加えられることにより、接続点５１の電位
は第２図（ｅ）に示すように徐々に増加していき、その
最終的なレベルは接続点５０の最高電位レベルによって
決定される。
すなわち、接続点５１の最高電位レベルＶ５１□８は
Ｖ 、１１＋１ａｘ ÷２ＶＣＣＶＴＨとなる。
次に、第２の電圧発生回路８０について説明する。
初期状態において、接続点５２および５４を０レベルと
すると、信号発生回路２０の発振出力が立ち下がると結
合容量３５を通して接続点５２から電荷が流れ出し、接
続点５２の電位レベルが低下する。これにより整流用Ｎ
チャネルＦＥＴ４３が導通し接続点５４から電荷が接続
点５２に向って流れ出し、接続点５４の電位レベルが低
下する。
すると、信号発生回路２０の発振出力が立ち下がると結
合容量３５を通して接続点５２から電荷が流れ出し、接
続点５２の電位レベルが低下する。これにより整流用Ｎ
チャネルＦＥＴ４３が導通し接続点５４から電荷が接続
点５２に向って流れ出し、接続点５４の電位レベルが低
下する。
次いで、信号発生回路２ｏの発振出力が立ち上がると、
結き容量３５を通して接続点５２に電荷が供給され、接
続点５２の電位レベルが上昇するが、放電用Ｎチャネル
ＦＥＴ３８が導通し、電荷は放電用ＮチャネルＦＥＴ３
８を通して接地端子２側に放電される。この時、整流用
ＮチャネルＦＥＴ４３は非導通であり、接続点５４の電
位レベルは保持される。つまり、接続点５４の電位レベ
ルは信号発生回路２ｏの発振出力の立ち下がりで低下し
、立ち上がりでは変化しないことになる。
結き容量３５を通して接続点５２に電荷が供給され、接
続点５２の電位レベルが上昇するが、放電用Ｎチャネル
ＦＥＴ３８が導通し、電荷は放電用ＮチャネルＦＥＴ３
８を通して接地端子２側に放電される。この時、整流用
ＮチャネルＦＥＴ４３は非導通であり、接続点５４の電
位レベルは保持される。つまり、接続点５４の電位レベ
ルは信号発生回路２ｏの発振出力の立ち下がりで低下し
、立ち上がりでは変化しないことになる。
そして、信号発生回路２０の発振出力が繰り返し加えら
れると、接続点５４の電位レベルは徐々に低下していき
、最終的に−（Ｖｃｃ ２ＶＴＨ）になる。
れると、接続点５４の電位レベルは徐々に低下していき
、最終的に−（Ｖｃｃ ２ＶＴＨ）になる。
すなわち、ＰチャネルＦＥＴ４のバ・ツクゲート電極９
には第１の電圧発生回路７０により電源電位Ｖ ＣＣよ
りも高い電圧レベル２Ｖｃｃ２Ｖ工Ｈを与えることがで
き、ＮチャネルＦＥＴ５のバックゲート電極１６には第
２の電圧発生回路８０により接地電位よりも低い電圧し
・ペルー（Ｖ ｃｃ ２ Ｖ ＴＨ）を与えることが
できる。
には第１の電圧発生回路７０により電源電位Ｖ ＣＣよ
りも高い電圧レベル２Ｖｃｃ２Ｖ工Ｈを与えることがで
き、ＮチャネルＦＥＴ５のバックゲート電極１６には第
２の電圧発生回路８０により接地電位よりも低い電圧し
・ペルー（Ｖ ｃｃ ２ Ｖ ＴＨ）を与えることが
できる。
したがって、出力端子３からの異常電圧によって寄生ダ
イオード１０に順方向電流が流れず、ラッチアップ現象
を防止することが可能となる。
イオード１０に順方向電流が流れず、ラッチアップ現象
を防止することが可能となる。
なお、上記実施例では、電源端子１側にＰチャネルＦＥ
Ｔ４が接続され、接地端子２側にＮチャネルＦＥＴ５が
接続された構成の出力回路について説明したが、Ｐチャ
ネルＦＥＴ４を接地端子２側に接続し、ＮチャネルＦＥ
Ｔ５を電源端子１側に接続した構成の出力回路について
も同様である。
Ｔ４が接続され、接地端子２側にＮチャネルＦＥＴ５が
接続された構成の出力回路について説明したが、Ｐチャ
ネルＦＥＴ４を接地端子２側に接続し、ＮチャネルＦＥ
Ｔ５を電源端子１側に接続した構成の出力回路について
も同様である。
また第１の電圧発生回路７０および第２の電圧発生回路
８０を出力回路と同一のチップ上に構成することにより
、集積化およびその製造を容易とすることがきる。
８０を出力回路と同一のチップ上に構成することにより
、集積化およびその製造を容易とすることがきる。
この発明は以上説明したとおり、信号発生回路と、この
信号発生回路の出力を受けて高電位電源と低電位電源間
に接続されたＰチャネルＦＥＴのバックゲート電極に高
電位電源より高い電圧を供給する第１の電圧発生回路と
、信号発生回路の出力を受けて同じく高電位電源と低電
位電源間に接続されたＮチャネルＦＥＴのバックゲート
電極に低電位電源４より低い電圧を供給する第２の電圧
発生回路とを備えたので、出力回路のラッチアップ現象
を防止でき、異常電圧によって半導体チップが破壊され
ることがなくなるという効果がある。
信号発生回路の出力を受けて高電位電源と低電位電源間
に接続されたＰチャネルＦＥＴのバックゲート電極に高
電位電源より高い電圧を供給する第１の電圧発生回路と
、信号発生回路の出力を受けて同じく高電位電源と低電
位電源間に接続されたＮチャネルＦＥＴのバックゲート
電極に低電位電源４より低い電圧を供給する第２の電圧
発生回路とを備えたので、出力回路のラッチアップ現象
を防止でき、異常電圧によって半導体チップが破壊され
ることがなくなるという効果がある。
第１−図はこの発明の出力回路の一実施例を示す回路図
、第２図（ａ）〜（ｅ）は第１および第２の電圧発生回
路の動作を説明するための波形図、第３図は従来の出力
回路を示す回路図、第４図は出力端子の異常電圧の一例
を示す波形図である。 図において、１は電源端子、２は接地端子、３は出力端
子、４はＰチャネルＦＥＴ、５はＮチャネルＦＥＴ、２
０は信号発生回路、７ｏは第１の電圧発生回路、８０は
第２の電圧発生回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 ”１−級Ｍ力し ”Ｏ′鋳み出し 手続補正書（自発） １、事件の表示 特願昭８１−１３０８８号２、発
明の名称 出力回路 ３、補正をする者 代表者志岐守哉 ４、代理人 ５ 補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２） ［！ｌ！細書第７頁１４〜１５行の「出力回
路は、信号発生回路と、この信号発生回路の出力を受け
て高電位電源と」を、「出力回路は、高電位電源と」と
補正する。 （３）同じく第７頁１８〜１９行、第１５頁２０行〜第
１６頁２行の「第１の電圧発生回路と、信号発生回路の
出力を受けて同じく高電位電源と」を、それぞれ「第１
の電圧発生回路と、同じく高じたとおり、信号発生回路
と、この信は発生回路の出力を受けて高電位電源と」を
、「以上説明したとおり、高電位電源と」と補正する。 以」ニ ２、特許請求の範囲 （１）高電位電源と低電位電源間に直列に接続されたＰ
チャネルＦＥＴおよびＮチャネルＦＥＴより構成され、
前記両ＦＥＴの接続点に出力端子を設けた出力回路にお
いて］記ＰチャネルＦＥＴのバックゲート電極に前記高
電位電源より高い電圧を供給する第１の電圧発生回路と
］記ＮチャネルＦＥＴのバックゲート電極に前記低電位
電源より低い電圧を供給する第２の電圧発生回路とを備
えたことを特徴とする出力回路。 （２）第１の電圧発生回路および第２の電圧発生回路が
出力回路と同一のチップ上に構成されたことを特徴とす
る特許請求の範囲第（１）項記載の出力回路。 （３）第１の電圧発生回路および第２の電圧発生回路が
それぞれ少なくとも１個の容量性素子と少なくとも２個
の整流性素子とからなることを特徴とする特許請求の範
囲第（１）項記載の出力回路。 （４）第１の電圧発生回路および第２の電圧発生回路が
交流信号を受けて働くことを特徴とする特許請求の範囲
第（１）項記載の出力回路。 手続補正書（自発）
、第２図（ａ）〜（ｅ）は第１および第２の電圧発生回
路の動作を説明するための波形図、第３図は従来の出力
回路を示す回路図、第４図は出力端子の異常電圧の一例
を示す波形図である。 図において、１は電源端子、２は接地端子、３は出力端
子、４はＰチャネルＦＥＴ、５はＮチャネルＦＥＴ、２
０は信号発生回路、７ｏは第１の電圧発生回路、８０は
第２の電圧発生回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 ”１−級Ｍ力し ”Ｏ′鋳み出し 手続補正書（自発） １、事件の表示 特願昭８１−１３０８８号２、発
明の名称 出力回路 ３、補正をする者 代表者志岐守哉 ４、代理人 ５ 補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のように補正する
。 （２） ［！ｌ！細書第７頁１４〜１５行の「出力回
路は、信号発生回路と、この信号発生回路の出力を受け
て高電位電源と」を、「出力回路は、高電位電源と」と
補正する。 （３）同じく第７頁１８〜１９行、第１５頁２０行〜第
１６頁２行の「第１の電圧発生回路と、信号発生回路の
出力を受けて同じく高電位電源と」を、それぞれ「第１
の電圧発生回路と、同じく高じたとおり、信号発生回路
と、この信は発生回路の出力を受けて高電位電源と」を
、「以上説明したとおり、高電位電源と」と補正する。 以」ニ ２、特許請求の範囲 （１）高電位電源と低電位電源間に直列に接続されたＰ
チャネルＦＥＴおよびＮチャネルＦＥＴより構成され、
前記両ＦＥＴの接続点に出力端子を設けた出力回路にお
いて］記ＰチャネルＦＥＴのバックゲート電極に前記高
電位電源より高い電圧を供給する第１の電圧発生回路と
］記ＮチャネルＦＥＴのバックゲート電極に前記低電位
電源より低い電圧を供給する第２の電圧発生回路とを備
えたことを特徴とする出力回路。 （２）第１の電圧発生回路および第２の電圧発生回路が
出力回路と同一のチップ上に構成されたことを特徴とす
る特許請求の範囲第（１）項記載の出力回路。 （３）第１の電圧発生回路および第２の電圧発生回路が
それぞれ少なくとも１個の容量性素子と少なくとも２個
の整流性素子とからなることを特徴とする特許請求の範
囲第（１）項記載の出力回路。 （４）第１の電圧発生回路および第２の電圧発生回路が
交流信号を受けて働くことを特徴とする特許請求の範囲
第（１）項記載の出力回路。 手続補正書（自発）
Claims (4)
- （１）高電位電源と低電位電源間に直列に接続されたＰ
チャネルＦＥＴおよびＮチャネルＦＥＴより構成され、
前記両ＦＥＴの接続点に出力端子を設けた出力回路にお
いて、信号発生回路と、この信号発生回路の出力を受け
て前記ＰチャネルＦＥＴのバックゲート電極に前記高電
位電源より高い電圧を供給する第１の電圧発生回路と、
前記信号発生回路の出力を受けて前記ＮチャネルＦＥＴ
のバックゲート電極に前記低電位電源より低い電圧を供
給する第２の電圧発生回路とを備えたことを特徴とする
出力回路。 - （２）第１の電圧発生回路および第２の電圧発生回路が
出力回路と同一のチップ上に構成されたことを特徴とす
る特許請求の範囲第（１）項記載の出力回路。 - （３）第１の電圧発生回路および第２の電圧発生回路が
それぞれ１個の容量性素子と２個の整流性素子とからな
ることを特徴とする特許請求の範囲第（１）項記載の出
力回路。 - （４）第１の電圧発生回路および第２の電圧発生回路が
交流信号を受けて働くことを特徴とする特許請求の範囲
第（１）項記載の出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013088A JPS62171151A (ja) | 1986-01-22 | 1986-01-22 | 出力回路 |
| KR1019860006503A KR900002472B1 (ko) | 1986-01-22 | 1986-08-07 | 출력회로 |
| DE19873701175 DE3701175A1 (de) | 1986-01-22 | 1987-01-16 | Ausgangsschaltkreis einer integrierten halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013088A JPS62171151A (ja) | 1986-01-22 | 1986-01-22 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171151A true JPS62171151A (ja) | 1987-07-28 |
Family
ID=11823407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013088A Pending JPS62171151A (ja) | 1986-01-22 | 1986-01-22 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS62171151A (ja) |
| KR (1) | KR900002472B1 (ja) |
| DE (1) | DE3701175A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19912360A1 (de) | 1999-03-19 | 2000-09-21 | Aesculap Ag & Co Kg | Strangförmiges Implantat aus resorbierbarem Polymermaterial, Verfahren zu seiner Herstellung und Anwendung in der Chirurgie |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3311756A (en) * | 1963-06-24 | 1967-03-28 | Hitachi Seisakusho Tokyoto Kk | Electronic circuit having a fieldeffect transistor therein |
| DE1919406C3 (de) * | 1968-04-23 | 1981-11-05 | Naamloze Vennootschap Philips' Gloeilampenfabrieken, Eindhoven | Feldeffekttransistor und seine Verwendung in einer Schaltungsanordnung für einen Miller-Integrator |
-
1986
- 1986-01-22 JP JP61013088A patent/JPS62171151A/ja active Pending
- 1986-08-07 KR KR1019860006503A patent/KR900002472B1/ko not_active IP Right Cessation
-
1987
- 1987-01-16 DE DE19873701175 patent/DE3701175A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3701175A1 (de) | 1987-07-23 |
| KR870007513A (ko) | 1987-08-19 |
| KR900002472B1 (ko) | 1990-04-16 |
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