JPS62161243A - 割込み通知方式 - Google Patents
割込み通知方式Info
- Publication number
- JPS62161243A JPS62161243A JP327586A JP327586A JPS62161243A JP S62161243 A JPS62161243 A JP S62161243A JP 327586 A JP327586 A JP 327586A JP 327586 A JP327586 A JP 327586A JP S62161243 A JPS62161243 A JP S62161243A
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- Japan
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- test
- interruption
- reset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル交換機の保守試験系装置において
、子局で発生した割込みを親局に通知する方式に関する
ものである。
、子局で発生した割込みを親局に通知する方式に関する
ものである。
従来、ディジタル交換機の保守試験系装置において、子
局側に障害等に基づくリセット／イニシャルプログラム
［１−ド（Ｉ Ｐ ｌ ）割込みが発生り゛ると、親局
と子局との間の試験データの通信に用いるモデムの子局
側のキャリ八７を断どし、このキャリ’ｐ＊を検出する
ことにより、親局は子局側で起きたリセット／ＩＰＬυ
１込みの発生を確認りるようになしていた。
局側に障害等に基づくリセット／イニシャルプログラム
［１−ド（Ｉ Ｐ ｌ ）割込みが発生り゛ると、親局
と子局との間の試験データの通信に用いるモデムの子局
側のキャリ八７を断どし、このキャリ’ｐ＊を検出する
ことにより、親局は子局側で起きたリセット／ＩＰＬυ
１込みの発生を確認りるようになしていた。
しかしながら前）ボした方式では、親局側および子局側
に専用のモデムを設置づる必要がグ［じ、がつ親局ど子
局どの間に接続が固定的に４する専用線を設ｃノなけれ
ば４１らず、構成の簡素化および経済性の点で実用上不
利となっていた。また、割込みの原因がリセットあるい
は［ＰＬのいずれであるか、親局側で判定でさないとい
う問題点があった。
に専用のモデムを設置づる必要がグ［じ、がつ親局ど子
局どの間に接続が固定的に４する専用線を設ｃノなけれ
ば４１らず、構成の簡素化および経済性の点で実用上不
利となっていた。また、割込みの原因がリセットあるい
は［ＰＬのいずれであるか、親局側で判定でさないとい
う問題点があった。
本発明は前記問題点を解決し、子局側で起き！こリセッ
ト／ Ｉ Ｐ １割込みの発生を効率的に親局側へ通知
し得る方式を促供するものである。
ト／ Ｉ Ｐ １割込みの発生を効率的に親局側へ通知
し得る方式を促供するものである。
（問題点を解決ザるための手段）
本発明では前記問題点を解決するため、子局側の試験装
置と親局側の試験装置とを接続ヂるハイウェイ上で、該
ハイウェイに固定的に割付けられたデータリンク用のタ
イムスロット内に、リセット割込みを表示１−るビット
又はイニシセルプログラムロード割込みを表示するビッ
トのいずれか一方、あるいはリセット割込みを表示づる
ビットおにびイニシャルプログラムロード割込みを表示
するビットを割イ・］け、子局側で起きたリセット割込
み、イニシャルプログラムロード割込みを前記ハイウェ
イ上のビットにより親局側へ通知するにうになした。
置と親局側の試験装置とを接続ヂるハイウェイ上で、該
ハイウェイに固定的に割付けられたデータリンク用のタ
イムスロット内に、リセット割込みを表示１−るビット
又はイニシセルプログラムロード割込みを表示するビッ
トのいずれか一方、あるいはリセット割込みを表示づる
ビットおにびイニシャルプログラムロード割込みを表示
するビットを割イ・］け、子局側で起きたリセット割込
み、イニシャルプログラムロード割込みを前記ハイウェ
イ上のビットにより親局側へ通知するにうになした。
〔作 用］
本発明によれば、子局側の試験装置にお（プるコンソー
ルＩＰ’Ｌ、コンソールリセットノ（ワーオーンリセッ
トの各りしット出力のほか、この♂＜、験装置で起きた
異常出力が、割込みを表示するビットとして、データリ
ンク用の固定割付はタイバス１コツトにトド人され、こ
れがハイウェイを通じて親ｆｉ３にリセット／Ｉ ＰＬ
割込みとし−Ｃ通知される。
ルＩＰ’Ｌ、コンソールリセットノ（ワーオーンリセッ
トの各りしット出力のほか、この♂＜、験装置で起きた
異常出力が、割込みを表示するビットとして、データリ
ンク用の固定割付はタイバス１コツトにトド人され、こ
れがハイウェイを通じて親ｆｉ３にリセット／Ｉ ＰＬ
割込みとし−Ｃ通知される。
第１図は本発明の一実施例を示すブロック（１４ｊ戊図
で、子局側に試験装置ＴＥＡが複数台設置Ｎされ、親局
側に試験装置ＴＥＢが設置され、これらが？υ数のハイ
ウェイＨＷＯ〜１−ＩＷｎで接続さｔして（Ｘる。
で、子局側に試験装置ＴＥＡが複数台設置Ｎされ、親局
側に試験装置ＴＥＢが設置され、これらが？υ数のハイ
ウェイＨＷＯ〜１−ＩＷｎで接続さｔして（Ｘる。
また、子局側において、１．２（ま電話機、ＦＡＸ等の
端末、ＤＳＵはディジタル回線終端回路、ＯＣＵは局内
回線終端回路、ＬＣＦは東線装置、ＴＤＮＷは時分、Ｉ
；１１スイツチ、ＭＳＷＩま保守スイッチ、ＴＥＳＴＳ
旧ま試験スイッチ、ＴＤＳＷは時分割スイッチ、Ｄ／ｌ
はドロッパ／イン（ナーク回路、’ｒ Ｅ Ｃ△はデー
タリンク制御回路ＤＬＣを持った試験制御装置、）−Ｉ
ＷＯ〜ＨＷｎはハイウェイ、３はバスである。
端末、ＤＳＵはディジタル回線終端回路、ＯＣＵは局内
回線終端回路、ＬＣＦは東線装置、ＴＤＮＷは時分、Ｉ
；１１スイツチ、ＭＳＷＩま保守スイッチ、ＴＥＳＴＳ
旧ま試験スイッチ、ＴＤＳＷは時分割スイッチ、Ｄ／ｌ
はドロッパ／イン（ナーク回路、’ｒ Ｅ Ｃ△はデー
タリンク制御回路ＤＬＣを持った試験制御装置、）−Ｉ
ＷＯ〜ＨＷｎはハイウェイ、３はバスである。
一方、親局において、ＴＳＴＤは試験台、ＴＣ］三は試
験制御装置、ＴＥＣＢはデータリンク制御回路ＤＬＣを
４１する試験制御装置、ＴＤＳＷは時分割スイッチ、△
／１〕はアナログ−ディジタル変換回路、ＩＣＴは入ト
ランク回路、ＩｔＤ／ＳＣＮはリレー駆動・信号走査回
路、ＤＬＣ［Ｆはデータリンク制り１１インタフ工−ス
回路、Ｄ１’ＩＳ／ＴＳ’ｌ５ＩＧは疑似端末装置ｄ／
試験用イ９号送受信回路Ｃ必る。
験制御装置、ＴＥＣＢはデータリンク制御回路ＤＬＣを
４１する試験制御装置、ＴＤＳＷは時分割スイッチ、△
／１〕はアナログ−ディジタル変換回路、ＩＣＴは入ト
ランク回路、ＩｔＤ／ＳＣＮはリレー駆動・信号走査回
路、ＤＬＣ［Ｆはデータリンク制り１１インタフ工−ス
回路、Ｄ１’ＩＳ／ＴＳ’ｌ５ＩＧは疑似端末装置ｄ／
試験用イ９号送受信回路Ｃ必る。
かかる構成において、親局の試験台−ｒｓＴＤで指定さ
れた試験項目、加入者番号などの試験情報は、試験制御
装Ｚ７ Ｔ ＣＥを経（−１調歩同１ｙ１信５′３で試
験制御装置ｆｆｉ Ｔ Ｅ ＣＢに転送される。この試
験制１２１１ ”Ａ置−ｒＥＣ［３は試験制御用プロセ
ッサで、内蔵プログラムに従って宅内機器試験、加入と
線試験。
れた試験項目、加入者番号などの試験情報は、試験制御
装Ｚ７ Ｔ ＣＥを経（−１調歩同１ｙ１信５′３で試
験制御装置ｆｆｉ Ｔ Ｅ ＣＢに転送される。この試
験制１２１１ ”Ａ置−ｒＥＣ［３は試験制御用プロセ
ッサで、内蔵プログラムに従って宅内機器試験、加入と
線試験。
局内試験等の各種試験制（３１１動作を１１なう。
試験制１２０２置１− Ｅ ＣＢの制御で試験台丁Ｓ
Ｔ ｌ）で指定された試験装；ｉ“Ｙ Ｉ−Ｆ△どのデ
ータリンクを補足し、時分割スイッチＴＤＳＷで対応す
る試験装置ＴＥＡのハイウェイＨＷとデータリンクＷｉ
ｌｌ 御回路ＤＬＣとの間を選択接続する。
Ｔ ｌ）で指定された試験装；ｉ“Ｙ Ｉ−Ｆ△どのデ
ータリンクを補足し、時分割スイッチＴＤＳＷで対応す
る試験装置ＴＥＡのハイウェイＨＷとデータリンクＷｉ
ｌｌ 御回路ＤＬＣとの間を選択接続する。
試験装置ＴＥＡ側では、ドロッパ／インサータ回路Ｄ／
Ｉにおいて該当のデータリンクをド］コツプし、試験制
御装置ＴＥＣΔへ転送づる。この試験制御装置−ｒ Ｅ
ＣΔは試験制御用プロセッサであり、内蔵プログラム
により各種試験制御動作を行なう。ここで、子局の試験
制御装置ＴＥＣＡの制御による試験バスの設定や試験機
器による測定等が行なわれ、該試験結果を親局の試験制
御装置ＴＥＣＢへ送信する。
Ｉにおいて該当のデータリンクをド］コツプし、試験制
御装置ＴＥＣΔへ転送づる。この試験制御装置−ｒ Ｅ
ＣΔは試験制御用プロセッサであり、内蔵プログラム
により各種試験制御動作を行なう。ここで、子局の試験
制御装置ＴＥＣＡの制御による試験バスの設定や試験機
器による測定等が行なわれ、該試験結果を親局の試験制
御装置ＴＥＣＢへ送信する。
試験装置ＴＥ△から試験装置ＴＥＢへの送信は、試験制
御ｌ装置ＴＥＣＡからドロッパ／インナー９回路Ｄ ／
、ＩヘデータリンクＤＬをイン會す〜トし、ハイウェイ
１−ＩＷにのぼる。試験制御装置ＴＥＣＢの制御にＪ：
す、時分ノ、１１スイッチＴＤＳＷで半固定接続されて
いる試験装置ＴＥＡのデータリンク用タイムスロットを
データリンク制御インタフニース回路叶ＣＩＦに引込み
、データリンクＤ Ｉ−を試験制御装置ＴＥＣＢ内のデ
ータリンク制御回路ＤＬＣへ送って、試験制御装置ＴＰ
ＣＢは試験結果情報を受は取る。また、この情報は試験
制御装置ＴＣＥを経て、試験台ＴＳＴＤに送信する。
御ｌ装置ＴＥＣＡからドロッパ／インナー９回路Ｄ ／
、ＩヘデータリンクＤＬをイン會す〜トし、ハイウェイ
１−ＩＷにのぼる。試験制御装置ＴＥＣＢの制御にＪ：
す、時分ノ、１１スイッチＴＤＳＷで半固定接続されて
いる試験装置ＴＥＡのデータリンク用タイムスロットを
データリンク制御インタフニース回路叶ＣＩＦに引込み
、データリンクＤ Ｉ−を試験制御装置ＴＥＣＢ内のデ
ータリンク制御回路ＤＬＣへ送って、試験制御装置ＴＰ
ＣＢは試験結果情報を受は取る。また、この情報は試験
制御装置ＴＣＥを経て、試験台ＴＳＴＤに送信する。
本発明は前記タイムスロット内に、子局側で生じたリセ
ット割込み／ＩＰＬ割込みを表示するビットを割付け、
子局側で生じた各側込みを親局側に通知するようにした
ちのであり、その詳細を第２図に従って説明覆る。
ット割込み／ＩＰＬ割込みを表示するビットを割付け、
子局側で生じた各側込みを親局側に通知するようにした
ちのであり、その詳細を第２図に従って説明覆る。
まず、試験装置ＴＥＢと試験装置ＴＥＡとのデータリン
クによる通信は、試験制御装置ＴＥＣＢで時分割スイッ
チＴＤＳＷを駆動し、データリンク制御インタフェース
回路ＤＬＣＩＦ経由のデータリンク制御回路ＤＬＣと任
意の試験装置ＴＥＡ対応の、ハイウェイＨＷのデータリ
ンク用に固定的に割付けられたタイムスロットとのバス
を接続し、試験制御装置ＴＥＣＢ側データリンク制御装
置ＤＬＣ４−＞データリンク制御インタフェース回路０
ＬＣＩＦ←ｕ、’；分割スイッチＴＤＳＷ＋＋バイウェ
イトＩＷ−ドロッパ／インサータ回路Ｄ／し→試験制御
装首ＴＥＣＡ側データリンク制御回路Ｄ Ｌ Ｃ経由で
、情報の送受信を行なう。
クによる通信は、試験制御装置ＴＥＣＢで時分割スイッ
チＴＤＳＷを駆動し、データリンク制御インタフェース
回路ＤＬＣＩＦ経由のデータリンク制御回路ＤＬＣと任
意の試験装置ＴＥＡ対応の、ハイウェイＨＷのデータリ
ンク用に固定的に割付けられたタイムスロットとのバス
を接続し、試験制御装置ＴＥＣＢ側データリンク制御装
置ＤＬＣ４−＞データリンク制御インタフェース回路０
ＬＣＩＦ←ｕ、’；分割スイッチＴＤＳＷ＋＋バイウェ
イトＩＷ−ドロッパ／インサータ回路Ｄ／し→試験制御
装首ＴＥＣＡ側データリンク制御回路Ｄ Ｌ Ｃ経由で
、情報の送受信を行なう。
また、試験装置ＴＥＡ、ＴＥＢ間のリセット／ＩＰＬ割
込みの通知は、試験装置Ｔ Ｅ ［３の初朋設定時に試
験制御装置ＴＥＣＢの制御により、時分割スイッチＴＤ
ＳＷを駆動して、リレー駆動・信号走査回路ＲＤ／ Ｓ
ＣＮと上りハイウェイＨＷのデータリンク用固定タイム
スロットＦＷＴＳとのバスを接続しておき、試験装置Ｔ
ＥＡで生じたコンソールのＩＰＬキー押下などによる
１１１割込みをラッチするイニシャルプログラムロード
フリップ７０ツブＩＰＬＦ／Ｆの出力、又はコンソール
のリセットキー押下、パワーオンリセットに対応するリ
セット出力や緊急制御回路ＥＭ八等の出力を、データリ
ンク用の上り固定割付【ブタイムスロットＦＷＴＳに挿
入し、試験制御装置ＴＥＣＡ→ドロッパ／インナータ回
路Ｄ／Ｉ→りリハイウすイＨＷ→時分割スイッ′ｆ−Ｔ
ＤＳＷ→信号走査回路ＳＣＮ→試験制御試験ＴＥＣＢ経
由で、子局に生じたリセット割込み、１１１割込みを親
局に通知する。
込みの通知は、試験装置Ｔ Ｅ ［３の初朋設定時に試
験制御装置ＴＥＣＢの制御により、時分割スイッチＴＤ
ＳＷを駆動して、リレー駆動・信号走査回路ＲＤ／ Ｓ
ＣＮと上りハイウェイＨＷのデータリンク用固定タイム
スロットＦＷＴＳとのバスを接続しておき、試験装置Ｔ
ＥＡで生じたコンソールのＩＰＬキー押下などによる
１１１割込みをラッチするイニシャルプログラムロード
フリップ７０ツブＩＰＬＦ／Ｆの出力、又はコンソール
のリセットキー押下、パワーオンリセットに対応するリ
セット出力や緊急制御回路ＥＭ八等の出力を、データリ
ンク用の上り固定割付【ブタイムスロットＦＷＴＳに挿
入し、試験制御装置ＴＥＣＡ→ドロッパ／インナータ回
路Ｄ／Ｉ→りリハイウすイＨＷ→時分割スイッ′ｆ−Ｔ
ＤＳＷ→信号走査回路ＳＣＮ→試験制御試験ＴＥＣＢ経
由で、子局に生じたリセット割込み、１１１割込みを親
局に通知する。
また、試験装置ＴＥＢ、ＴＥＡ間のリセット／ＩＰＬ割
込み制御は、データリンクと同様のバスを接続し、試験
制御装置ＴＥＣＢ→リレー駆動回路ＲＤ→データリデー
制御インタフェース回路ＤＬＣＩＦ→時分割スイッチＴ
ＤＳＷ→下りハイウェイＨＷ→ドロッパ／インサータ回
路り／Ｉ→試験制御２（ｌ装置ＴＥＣＡ経由で、親局か
ら子局に対しでのりセット指示、ＩＰＬ指示、 Ｒ３Ｔ
Ｆ／ＦリセットやＩＰＬＦ／Ｆリセットの指示を、デ
ータリンク用の下り固定割付はタイムスロット８ Ｗ
Ｔ Ｓに挿入、し、子局の試験装置ＴＥＡのリセット、
ＩＰＬの実行、およびＩ’？ Ｓ Ｔ Ｆ／Ｆや［ＰＬ
Ｆ／Ｆのリセットを実行する。
込み制御は、データリンクと同様のバスを接続し、試験
制御装置ＴＥＣＢ→リレー駆動回路ＲＤ→データリデー
制御インタフェース回路ＤＬＣＩＦ→時分割スイッチＴ
ＤＳＷ→下りハイウェイＨＷ→ドロッパ／インサータ回
路り／Ｉ→試験制御２（ｌ装置ＴＥＣＡ経由で、親局か
ら子局に対しでのりセット指示、ＩＰＬ指示、 Ｒ３Ｔ
Ｆ／ＦリセットやＩＰＬＦ／Ｆリセットの指示を、デ
ータリンク用の下り固定割付はタイムスロット８ Ｗ
Ｔ Ｓに挿入、し、子局の試験装置ＴＥＡのリセット、
ＩＰＬの実行、およびＩ’？ Ｓ Ｔ Ｆ／Ｆや［ＰＬ
Ｆ／Ｆのリセットを実行する。
以上説明したように本発明にＪ：れば、子局側のリセッ
ト／ Ｉ Ｐ Ｌ ；ｌ、’ｌｌ込みの親局への通知Ｊ
３ 、Ｊ：び子局の制御を、子局と親局とを結ぶハイウ
ェイの１−クリンク用タイムスロツトを使用して（１な
うようにしたので、従来のにう４ｆ１：デムや！、１！
用線の介設がなくても、リセット割込みと１１１割込み
を分けて親局に詳細に通知できるととらに、親局から子
局への対処も効率的、効果的に実施できる等の利点があ
る。
ト／ Ｉ Ｐ Ｌ ；ｌ、’ｌｌ込みの親局への通知Ｊ
３ 、Ｊ：び子局の制御を、子局と親局とを結ぶハイウ
ェイの１−クリンク用タイムスロツトを使用して（１な
うようにしたので、従来のにう４ｆ１：デムや！、１！
用線の介設がなくても、リセット割込みと１１１割込み
を分けて親局に詳細に通知できるととらに、親局から子
局への対処も効率的、効果的に実施できる等の利点があ
る。
第１図は本発明の割込み通知方式を実施した保守試験系
装置の一実施例を示ずブロック構成図、第２図は第１図
の装置の主要部の詳細およびデータリンク用タイムスロ
ットのビット割付けを示ず図である。 Ｔ’ＥＡ・・・子局側試験装置、ＴＥＢ・・・親局側試
験装置、ＴＥＣＡ、ＴＥＣＢ・・・試験制御ＩＩ装置、
ＴＤＳＷ・・・時分割スイッチ、Ｄ／Ｉ・・・ドロッパ
／インサータ回路、ＤＬＣ・・・データリンク制御回路
、ＤＬＣＩＩ’・・・データリンク制御インタフｘ −
ス回路、ＨＷＯ〜１−ＩＷｎ ・ｔｓイ・クエイ、ＦＷ
ＴＳ、ＢＷＴＳ・・・タイムスロット。 特許出願人 沖電気工業株式会社 （］本電信電話株式会社
装置の一実施例を示ずブロック構成図、第２図は第１図
の装置の主要部の詳細およびデータリンク用タイムスロ
ットのビット割付けを示ず図である。 Ｔ’ＥＡ・・・子局側試験装置、ＴＥＢ・・・親局側試
験装置、ＴＥＣＡ、ＴＥＣＢ・・・試験制御ＩＩ装置、
ＴＤＳＷ・・・時分割スイッチ、Ｄ／Ｉ・・・ドロッパ
／インサータ回路、ＤＬＣ・・・データリンク制御回路
、ＤＬＣＩＩ’・・・データリンク制御インタフｘ −
ス回路、ＨＷＯ〜１−ＩＷｎ ・ｔｓイ・クエイ、ＦＷ
ＴＳ、ＢＷＴＳ・・・タイムスロット。 特許出願人 沖電気工業株式会社 （］本電信電話株式会社
Claims (1)
- 【特許請求の範囲】 時分割スイッチ、ドロッパ／インサータ回路、データリ
ンク制御回路および試験制御装置を備えた子局側の試験
装置と、時分割スイッチ、データリンク制御回路、信号
走査回路および試験制御装置を備えた親局側の試験装置
との間をハイウェイで接続したディジタル交換機の保守
試験系装置における割込み通知方式において、 前記ハイウェイに固定的に割り付けられたデータリンク
用のタイムスロット内に、リセット割込みを表示するビ
ット又はイニシャルプログラムロード割込みを表示する
ビットのいずれか一方、あるいはリセット割込みを表示
するビットおよびイニシャルプログラムロード割込みを
表示するビットを割付け、 子局側で起きたりセット割込み、イニシャルプログラム
ロード割込みを前記ハイウェイ上のビットにより親局側
へ通知するようになしたことを特徴とする 割込み通知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327586A JPS62161243A (ja) | 1986-01-10 | 1986-01-10 | 割込み通知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327586A JPS62161243A (ja) | 1986-01-10 | 1986-01-10 | 割込み通知方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62161243A true JPS62161243A (ja) | 1987-07-17 |
Family
ID=11552886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP327586A Pending JPS62161243A (ja) | 1986-01-10 | 1986-01-10 | 割込み通知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62161243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487340A (en) * | 1992-05-18 | 1996-01-30 | Omron Corporation | Card printing method, original positioning holder, and car printing paper |
-
1986
- 1986-01-10 JP JP327586A patent/JPS62161243A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5487340A (en) * | 1992-05-18 | 1996-01-30 | Omron Corporation | Card printing method, original positioning holder, and car printing paper |
| US5692438A (en) * | 1992-05-18 | 1997-12-02 | Riso Kagaku Corporation | Card printing method, original positioning holder, and card printing paper |
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