JPS62159267A - デバイス番号割付け方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は１画像処理などの分野において、並列処理を実
現するためのマルチプロセッサを構成する各プロセッサ
の識別方式に係り、特に、外付けの識別回路を不要とす
るのに好適なデバイス番号割付は方式に関する。

〔発明の背景〕

従来、並列処理を実現するためのマルチプロセッサを構
成する各プロセッサを、これらを統合制御するコントロ
ーラに対するデバイスとして扱う場合、プロセッサ毎に
、その外部にデバイス番号識別回路を設け、これによっ
て個々のプロセッサを識別するのが一般的であった。し
かし、この方式では、−板の基板上に多数のプロセッサ
を実装しようとすると、この部分の回路がその妨げとな
ったり、あるいは、故障支援などのためのデバイス番号
の割り付は直しができないなどの問題があった。

なお、この種の装置として関連するものには。

例えば、「画像処理分野をねらったデータフロー型プロ
セッサＬＳＩＪ　　（日経エレクトロニクス。

１９８４、４．９）が挙げられる。

〔発明の目的〕

本発明の目的は、各々のプロセッサを識別するためのデ
バイス番号識別回路をプロセッサの内部に設け、外付け
の回路を不要とすることによって高密度のマルチプロセ
ッサ実装を可能とすると共に、故障支援などのためにデ
バイス番号を動的に割付は直しできるようにする、デバ
イス番号’ｔｆｉＪ　付は方式を提供することにある。

〔発明の概要〕

本発明では、各プロセッサを識別するための、コントロ
ーラからの制御信号によって書き換え可能なデバイス番
号識別回路を、プロセッサの内部に設けると共に、コン
トローラからの制御信号を無視するための入出力制御信
号入力と、他プロセツサへこの入出力制御信号を与える
ための、コントローラからの制御信号によって設定可能
な、入出力制御信号出力を設け、この２種類の人出力制
御信号で複数のプロセッサを、この中の−っのプロセッ
サに反転した入出力制御信号が加わるような連鎖結合構
成とし、さらに、リセット信号によって、各プロセッサ
の入出力制御信号出力を入出力無効信号とすると共に、
デバイス番号識別回路に特定のデバイス番号を書き込む
ようにすることによって、唯一のプロセッサに特定のデ
バイス番号でアクセスできるようにし、先ず最初に、こ
のプロセッサのデバイス番号を新たな所望の番号に設定
し直し、次に、このプロセッサの人出力制御信号出力を
入出力有効信号に設定する。これによって１次に入出力
有効になったプロセッサに対して、リセット時の特定デ
バイス番号でアクセスし、デバイス番号を付は直すと共
に、この次のプロセッサの入出力を有効とする。こうし
て、次々と各プロセッサに、新たな一連のデバイス番号
を割り付けて行こうとするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。本図
は、マルチプロセッサ装置の一つの構成例を示したもの
であり、１，２．〜．Ｎがプロセッサであり、１０がこ
れらを制御する、例えばマイクロコンピュータなどの、
コントローラである。

コントローラ１０からは、各プロセッサ１，２゜〜、Ｎ
に対して、それぞれデータバス２０．アドレス・バス３
０．入出力制御ライン４０．リセット信号ライン６０が
接続されている。また、プロセッサ１，２．〜．Ｎは、
それぞれ、入出力制御信号ライン５０で相互に連鎖結合
され、連鎖の最初の入出力制御入力ｌ０Ｍ５Ｋｉ工には
、連鎖の最後の入出力制御出力ｌ０Ｍ５Ｋｏｎの反転信
号が入力されるべく、結合されている。

本装置において、コントローラ１０から、リセット信号
６０を出力すると、このリセット信号は、全てのプロセ
ッサ１，２．〜．Ｎのリセット信号入力に与えられ、各
プロセッサの入出力制御信号出力ｌ０Ｍ５Ｋｏｚ〜ｏｎ
が全て、入出力無効信号に設定される。入出力制御信号
入力ｌ０Ｍ５Ｋｉｘ〜ｉｎに、入出力無効信号が加えら
れたプロセッサは、コントローラ１０からの制御信号に
対する入出力動作が禁止されることになる。したがって
、唯一、コントローラ１０の制御信号に応じて、入出力
動作が可能なプロセッサは、その入出力制御信号人力ｌ
０Ｍ５Ｋｉｌに入出力無効信号ｌ０Ｍ５Ｋｏｎのインバ
ータ５００による反転信号が加えられている１だけとな
る。さらに、リセット信号６０により、各プロセッサ１
，２．〜．Ｎの内部に設けられたデバイス番号識別回路
には、全て、特定のデバイス番号が設定されろようにな
っている。したがって、この特定のデバイス番号に基づ
いた入出力アドレスをアドレス・バス３０に出力し、制
御信号４０と共に、制御データをデータ・バス２０に出
力することによって、プロセッサ１に、各種の制御デー
タを書き込むことが可能となる。ここで、制御データと
して、リセット時に設定された特定のデバイス番号とは
異る新たに設定すべきデバイス番号を書き込むことによ
り、プロセッサ１のデバイス番号をリセット時に設定さ
れた特定番号から割り付は直すことができる。こうした
後に、新デバイス番号を用いて、プロセッサ１に対して
、入出力制御信号出力ｌ０Ｍ５ＫＯ１を入出力有効信号
とする。

すると、この入出力有効信号ｌ０Ｍ５Ｋｏ　１　を入出
力制御信号入力ｌ０Ｍ５Ｋｉｚに入力されるプロセッサ
２がアクセス可能となる。したがって、前述したのと同
様の手順により、プロセッサ２に、リセット時に設定さ
れたデバイス番号とも、また、プロセラ１す１のデバイ
ス番号とも異る、新たなデバイス番号を割り付けること
が可能となる。以上の手順を次々と繰り返して行うこと
により、ｎ台のプロセッサ全てに、固有のデバイス番号
を割り付けることができ、こうなれば、自由に、任意の
プロセッサに対して、コントローラ１０からアクセスす
ることが可能となる。但し、入出力制御信号ｌ０Ｍ５Ｋ
ｉ及びｌ０Ｍ５Ｋｏの連鎖の最後に位置するプロセッサ
Ｎの、入出力制御信号出力ｌ０Ｍ５Ｋｏｎは、入出力無
効信号のままに設定しておかなければならない。なぜな
ら、この反転信号がプロセッサ１の入出力制御信号入力
ｌ０Ｍ５Ｋｉｚに入力されているためである。

第２図は、本発明のデバイス番号割付は方式を実現する
ための、各プロセッサの内部構造に関する一実施例を示
したものである。

２１０はデータ・バス２０からの信号を受は取る８ビツ
トのバッファであり、３１０はアドレス・バス３０から
の信号を受は取る８ビツトのバッファである。アドレス
３０の上位４ビツトはプロセッサを識別するためのデバ
イス番号として使用され、下位４ビツトは、プロセッサ
内部のレジスタを指定するための内部レジスタ選択アド
レスとして使用される。データ２ｏは、デバイス番号を
記憶するデバイス番号レジスタ１４０や、入出力制御信
号出力１０Ｍ５Ｋｏへの出力信号を保持する入出力制御
信号出力レジスタ１５０などの、内部レジスタへの入力
データとなる。これらのレジスタの選択は、アドレス３
０の下位４ビツトのデコーダ１１０を介して得られるレ
ジスタ選択信号によって行われ、そのアクセスは、アド
レス３ｏの上位４ビツトのデバイス番号と、前記デバイ
ス番号レジスタに記憶されているデバイス番号が、比較
器１２０で比較された結果、一致した時にのみ、かつ、
入出力制御信号入力１０Ｍ５Ｋｉに入出力有効信号が入
力されている時、コントローラ１０からの制御信号４０
に同期して行われる。また、リセット信号６ｏにより、
前記デバイス番号レジスタ１４０は、４ビツト共“１”
に設定され、前記入出力制御信号出力レジスタ１５０は
、１１１　Ｉｔに、すなわち、入出力無効信号に設定さ
れる。

したがって、リセット信号が出力された初期状態におい
て、前述のように、入出力制御信号入力５１０は、入出
力有効信号に設定されているため、デバイス番号“１１
１１″′　（２進数表示）で、プロセッサ１のデバイス
番号レジスタ１４０だけにアクセスが可能となる。そこ
で、リセット信号によって、１１１１　”に設定されて
いるデバイス番号レジスタ１４０に、プロセッサ１用の
新たなデバイス番号“０００１”を書き込む。次に、こ
の新たに割り付けたデバイス番号”０００１”を用いて
、リセット信号により、１４１　Ｉｔに設定されている
入出力制御信号出力レジスタをＩｔ　Ｏ′１に書き換え
、この信号出力に接続されているプロセッサ２を入出力
有効状態に設定する。したがって、今度は、プロセッサ
２だけが、デバイス番号“］　１１１　”によって、ア
クセス可能となるので、上述したのと同様の手順によっ
て、プロセッサ２のデバイス番号を、新たなデバイス番
号”００１０”に割り付は直すと共に。

入出力制御信号出力レジスタをｉｉ　Ｏｕに書換える。

このような処理を、プロセッサ３〜Ｎへと次々に繰り返
し施して行くことにより、プロセッサ３〜Ｎのデバイス
番号を３〜Ｎへと割り付は直す。

但し、プロセッサＮの入出力制御信号出力１ノジスタは
、プロセッサ１を入出力有効状態に保持するために、リ
セット時の“１”のままにしておく。

〔発明の効果〕

、このように、本発明によれば、マルチプロセッサを構
成する各プロセッサを識別するためのデバイス番号識別
回路をプロセッサの外部に設ける必要が６いため、多数
のプロセッサを高密度に実装することができるようにな
り、また、固定的なデバイス番号識別回路をプロセッサ
の内部に設ける方式に比較し、全プロセッサ共全く同じ
デバイス番号識別回路で済むため、各プロセッサ毎にデ
バイス番号を変えたデバイス番号識別回路を組み込まな
ければならないというプロセッサ製作上の繁雑さが回避
できるという効果がある。さらに、本発明によれば、プ
ロセッサのデバイス番号を動的に書き替えることが可能
なため、故障したプロセッサを、他の予備のプロセッサ
に切り換えるためのデバイス番号の割り付は直しが容易
にできるという効果もある。

本実施例では、コントローラ１０のアトミノ・スバス３
０の全信号を、各プロセッサに供給する構成をとったが
、その一部を供給する構成としても良いことは、明らか
であろう。また１本実施例では、８ビツトのアドレス信
号線でプロセッサを制御する構成としたが、このアドレ
ス信号ビット幅は、さらに多くとも、あるいは少くとも
、そのマルチプロセッサ構成に適したもので良いことも
明らかであろう。さらに、数個のプロセッサを１つのグ
ループとして、−板の基板に実装する際に、この基板上
に、１つのグループ・デバイス番号識別回路を設け、こ
のグループ・デバイス番号を。

本グループ内のプロセッサに対するアドレス信号とする
ことも可能なことは、明らかであろう。

【図面の簡単な説明】

第１図は、本発明におけるデバイス番号割付は方式を用
いたマルチプロセッサ装置の構成図、第２図は、プロセ
ッサ内部のデバイス番号割付け・識別回路の構成図であ
る。 ５１０・・・入出力制御信号入力、５１１・・・入出力
制御信号出力、１４０・・・デバイス番号レジスタ、１
５０・・・入出力制御信号出力レジスタ。 冨２図 １ｊ

Claims (1)

1. 【特許請求の範囲】 １、複数個組み合せることによって、一つの処理装置を
   構成する、画像などの処理プロセッサにおいて、これら
   を制御するコントローラからの制御信号を有効あるいは
   無効とするための入出力制御信号入力と、他のプロセッ
   サに対する前記入出力制御信号となる入出力制御信号出
   力と、プロセッサの識別コードを設定、比較するための
   デバイス番号レジスタ並びにデバイス番号比較器を備え
   ると共に、コントローラからの制御信号によって前記入
   出力制御信号出力と前記デバイス番号レジスタの設定が
   行えるようにしたことを特徴とする、外付けのデバイス
   識別回路を不要とした、デバイス番号割付け方式。 ２、特許請求の範囲第１項のデバイス番号割付け方式に
   おいて、デバイス番号レジスタに特定のコードを書き込
   むと共に、入出力制御信号出力に入出力無効信号を設定
   するリセット信号入力を有することを特徴とする、デバ
   イス番号割付け方式。 ３、特許請求の範囲第２項のデバイス番号割付け方式に
   おいて、複数個のプロセッサを、前記入出力制御信号出
   力と前記入出力制御信号入力が連鎖結合するように接続
   すると共に、この中の一つの接続を、前記入出力制御信
   号出力の反転信号が、該当前記入出力制御信号入力に加
   わるように構成したことを特徴とする、マルチプロセッ
   サのデバイス番号割付け方式。