JPS62157930A - マウスコントロ−ラ - Google Patents
マウスコントロ−ラInfo
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- JPS62157930A JPS62157930A JP60297879A JP29787985A JPS62157930A JP S62157930 A JPS62157930 A JP S62157930A JP 60297879 A JP60297879 A JP 60297879A JP 29787985 A JP29787985 A JP 29787985A JP S62157930 A JPS62157930 A JP S62157930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、マウスのＸ方向及びＸ方向への各移動毎に該
移動方向の正負に応じて出力されるカウントアップパル
スまたはカウントダウンパルスを計数するアップダウン
カウンタと、該各アップダウンカウンタの出力をラッチ
するラッチとを有するマウスコントローラであり、特に
、該ラッチに対するラッチ信号の出力タイミングとその
直後の前記アップダウンカウンタに対するカランフリセ
ント信号の出力タイミングとが前記各カウントアンプダ
ウンパルスのいずれとも重ならないようなラッチ信号発
生手段及びカランフリセント信号発生手段とを有し、そ
れによりラッチミス及びカウントパルスの取りこぼしを
防ぐことのできるマウスコントローラである。
移動方向の正負に応じて出力されるカウントアップパル
スまたはカウントダウンパルスを計数するアップダウン
カウンタと、該各アップダウンカウンタの出力をラッチ
するラッチとを有するマウスコントローラであり、特に
、該ラッチに対するラッチ信号の出力タイミングとその
直後の前記アップダウンカウンタに対するカランフリセ
ント信号の出力タイミングとが前記各カウントアンプダ
ウンパルスのいずれとも重ならないようなラッチ信号発
生手段及びカランフリセント信号発生手段とを有し、そ
れによりラッチミス及びカウントパルスの取りこぼしを
防ぐことのできるマウスコントローラである。
本発明は、マウスからの各カウントパルスを計数しその
出力を所定時間毎に読み出すことによってマウスの移動
量と移動方向を得るマウスコントローラニ係り、特に前
記カウントパルスを正Ｕ（ｅに計数し読み出すことので
きるタイミング信号発生方式に関する。
出力を所定時間毎に読み出すことによってマウスの移動
量と移動方向を得るマウスコントローラニ係り、特に前
記カウントパルスを正Ｕ（ｅに計数し読み出すことので
きるタイミング信号発生方式に関する。
マウスはコンピュータのグラフインク処理及びその他の
画面操作のためのデータ入力手段として非常に便利な装
置である。マウスはその移動量と移動方向に応じて、画
面上のカーソル位置を自由に制御することができる。
画面操作のためのデータ入力手段として非常に便利な装
置である。マウスはその移動量と移動方向に応じて、画
面上のカーソル位置を自由に制御することができる。
マウスはその内部にパルス信号のエンコーダを有してお
り、それに伺屈する前段のコン１ヘローラによって、マ
ウスの移動速度に反比例した周期で移動方向の正負に応
じてカウントアップパルスまたはカウントダウンパルス
を出力する。この時、移動方向は互いに直交するｘ、ｙ
の２方向があるので上記各パルスはｘ、Ｘ方向毎に出力
される。
り、それに伺屈する前段のコン１ヘローラによって、マ
ウスの移動速度に反比例した周期で移動方向の正負に応
じてカウントアップパルスまたはカウントダウンパルス
を出力する。この時、移動方向は互いに直交するｘ、ｙ
の２方向があるので上記各パルスはｘ、Ｘ方向毎に出力
される。
従って上記各カウントアップパルス（ＵＰ）及びカウン
トダウンパルス（ＤＯＷＮ）を、第３図に示すように８
ビツトＵＰ／ＤＯＷＮカウンタによって計数し、その内
容を所定時間毎に８ビツトラッチにラッチしてデータセ
レクタに読み出すことにより、マウスが所定時間内にど
ちらの方向にどれだけ移動したかを知ることができる。
トダウンパルス（ＤＯＷＮ）を、第３図に示すように８
ビツトＵＰ／ＤＯＷＮカウンタによって計数し、その内
容を所定時間毎に８ビツトラッチにラッチしてデータセ
レクタに読み出すことにより、マウスが所定時間内にど
ちらの方向にどれだけ移動したかを知ることができる。
すなわち、マウスが例えばＸ方向の正の方向に移動する
と、Ｘ方向のＵＰパルスが対応する８ビツトＵＰ／ＤＯ
ＷＮカウンタに入力し、カウントアンプを行う。
と、Ｘ方向のＵＰパルスが対応する８ビツトＵＰ／ＤＯ
ＷＮカウンタに入力し、カウントアンプを行う。
いま、該カウンタの最上位ビット（ＭＳＢ＝８ビット目
）を符号ビットとすれば、マウスの移動速度が大きいほ
ど上記ＵＰパルスの周期は短かくなり所定時間内のカウ
ント数は大きくなる。これにより、所定時間内のマウス
の０〜＋１２７までの正のＸ方向の移動量を計数でき、
対応する８ビツトラッチに読み出せば検出が行える。一
方、マうスが負のＸ方向に移動すると、Ｘ方向のＤＯＷ
Ｎパルスが対応するカウンタに入力しカウントダウンを
行う。いま、カウンタはラッチへの読み出し毎にリセッ
トされるとすると、その初期値は０なので、カウントダ
ウンするとカウンタの値は１１１１１１１１、１１１１
１１１０． １１１１１１００． ・・・と減ってゆ
く。
）を符号ビットとすれば、マウスの移動速度が大きいほ
ど上記ＵＰパルスの周期は短かくなり所定時間内のカウ
ント数は大きくなる。これにより、所定時間内のマウス
の０〜＋１２７までの正のＸ方向の移動量を計数でき、
対応する８ビツトラッチに読み出せば検出が行える。一
方、マうスが負のＸ方向に移動すると、Ｘ方向のＤＯＷ
Ｎパルスが対応するカウンタに入力しカウントダウンを
行う。いま、カウンタはラッチへの読み出し毎にリセッ
トされるとすると、その初期値は０なので、カウントダ
ウンするとカウンタの値は１１１１１１１１、１１１１
１１１０． １１１１１１００． ・・・と減ってゆ
く。
これは、ＭＳＢを符号ビットとすれば、所定時間内のマ
ウスの−１〜−１２８までの負のＸ方向の移動量を補数
表現によって計数できることとなり、これを対応する８
ビツトラツチに読み出せば検出が行える。上記各動作は
、Ｘ方向の場合にも全く同様に行える。
ウスの−１〜−１２８までの負のＸ方向の移動量を補数
表現によって計数できることとなり、これを対応する８
ビツトラツチに読み出せば検出が行える。上記各動作は
、Ｘ方向の場合にも全く同様に行える。
第３図の従来例において、ＤＯＷＮパルスまたはＵＰパ
ルスによる８ビツトＵＰ／ＤＯＷＮカウンタのカウンタ
出力ば第４図のように所定のクロックに同期している。
ルスによる８ビツトＵＰ／ＤＯＷＮカウンタのカウンタ
出力ば第４図のように所定のクロックに同期している。
一方、各８ビツトラツチに対するラッチ信号及び各カウ
ンタに対するカランフリセント信号は、上記ＵＰ／ＤＯ
ＷＮパルスとは独立に発生する。そのため、カウンタ出
力の変化タイミングとラッチ信号によるデータラッチの
６一 タイミングが第４図（ａｌに示すように同時になる場合
が生じる。このような場合には、カウンタの出力は不安
定な状態でラッチされるため、正しいデータがラッチさ
れないという問題点を有していた。
ンタに対するカランフリセント信号は、上記ＵＰ／ＤＯ
ＷＮパルスとは独立に発生する。そのため、カウンタ出
力の変化タイミングとラッチ信号によるデータラッチの
６一 タイミングが第４図（ａｌに示すように同時になる場合
が生じる。このような場合には、カウンタの出力は不安
定な状態でラッチされるため、正しいデータがラッチさ
れないという問題点を有していた。
また、カウンタ出力の変化タイミングとカランフリセン
トのタイミングが第４図（ｂ）のように同時になる場合
も生じ、この場合には、その時入力したＵ Ｐ ／ Ｄ
ＯＷ Ｎ パルスが無効になってしまい、カウント値
がずれてしまうという問題点を有していた。
トのタイミングが第４図（ｂ）のように同時になる場合
も生じ、この場合には、その時入力したＵ Ｐ ／ Ｄ
ＯＷ Ｎ パルスが無効になってしまい、カウント値
がずれてしまうという問題点を有していた。
本発明は上記問題点を除くために、ラッチ信号及びカウ
ンタリセット信号の発生タイミングが、ＵＰ／ＤＯＷＮ
パルスの入力タイミングと重ならないような手段を有す
ることにより、ラッチミス及びカウントミスを除くこと
のできるマウスコントローラを提供することを目的とす
る。
ンタリセット信号の発生タイミングが、ＵＰ／ＤＯＷＮ
パルスの入力タイミングと重ならないような手段を有す
ることにより、ラッチミス及びカウントミスを除くこと
のできるマウスコントローラを提供することを目的とす
る。
上記問題点を除くために、本発明はカウントアップパル
ス（ＵＰ）またはカウントダウンパルス（ＤＯＷＮ）の
いずれとも同期しないタイミングでラッチ信号（Ｓ２＞
及びカウンタリセット信号（Ｓ３）を順次発生ずるラッ
チ信号発生手段（１，２，３，４）とカウンタ出力・ノ
ド信号発生手段（５，６）とを有し、各々第１のＤフリ
ップフロップ（４）と論理回路（１，２，３） 、及び
第２のＤフリップフロップ（５）と論理回路（６）によ
って構成される。
ス（ＵＰ）またはカウントダウンパルス（ＤＯＷＮ）の
いずれとも同期しないタイミングでラッチ信号（Ｓ２＞
及びカウンタリセット信号（Ｓ３）を順次発生ずるラッ
チ信号発生手段（１，２，３，４）とカウンタ出力・ノ
ド信号発生手段（５，６）とを有し、各々第１のＤフリ
ップフロップ（４）と論理回路（１，２，３） 、及び
第２のＤフリップフロップ（５）と論理回路（６）によ
って構成される。
上記手段において、まず、各ＵＰ／ＤＯＷＮパルスは第
１のクロック（ＣＬＫ）の前半の２クロック周期のタイ
ミングに同期して発生している。
１のクロック（ＣＬＫ）の前半の２クロック周期のタイ
ミングに同期して発生している。
そして、ラッチ信号発生手段においては、前記第１のク
ロック（ＣＬＫ）のうら前記各ＵＰ／ＤＯＷＮパルスの
いずれとも同期しない部分が論理回路（１，２，３）を
介して第２のクロック（ＣＬＫｌ）として発生される。
ロック（ＣＬＫ）のうら前記各ＵＰ／ＤＯＷＮパルスの
いずれとも同期しない部分が論理回路（１，２，３）を
介して第２のクロック（ＣＬＫｌ）として発生される。
そして、該第２のクロック（ＣＬＫ１）に同期して外部
からのカウントボールド信号（ＨＣ）が第１のＤフリッ
プフロップ（４）においてラッチ信号（Ｓ２）として出
力される。これにより、ラッチ信号は前記各ＵＰ／ＤＯ
ＷＮパルスのいずれとも同期しないタイミングで発生さ
れる。
からのカウントボールド信号（ＨＣ）が第１のＤフリッ
プフロップ（４）においてラッチ信号（Ｓ２）として出
力される。これにより、ラッチ信号は前記各ＵＰ／ＤＯ
ＷＮパルスのいずれとも同期しないタイミングで発生さ
れる。
次に、カウンタリセット信号発生手段においては、前記
ラッチ信号発生手段の前記第１のクロック（ＣＬＫ）に
同期した１クロック周期のうち後半の２クロック周期と
カウンタリセット信号（Ｓ３）が出力される。この時、
前記各ＵＰ／ＤＯＷＮパルスは第１のクロック（ＣＬ
Ｋ）の前半の２クロック周期と同期しているため、上記
カウンタリセット信号（Ｓ３）と重なることはない。
ラッチ信号発生手段の前記第１のクロック（ＣＬＫ）に
同期した１クロック周期のうち後半の２クロック周期と
カウンタリセット信号（Ｓ３）が出力される。この時、
前記各ＵＰ／ＤＯＷＮパルスは第１のクロック（ＣＬ
Ｋ）の前半の２クロック周期と同期しているため、上記
カウンタリセット信号（Ｓ３）と重なることはない。
上記ラッチ信号及びカウンタリセット信号により、ラッ
チミス及びカウントミスを除くことができる。
チミス及びカウントミスを除くことができる。
以下、本発明の実施例につき詳細に説明を行う。
（マウスコントローラの構成（第１図））第１図は、本
発明によるマウスコントローラの回路構成図である。マ
ウスからのＸ方向及びＸ方向の各々に対するＵＰパルス
及びＤＯＷＮパルスは、各々８ビツトＵＰ／ＤＯＷＮカ
ウンタ７．８に入力する。該カウンタ７．８の８ピッ１
−の各カウントデータ出力Ｄｉ、Ｄ２は、各々８ビット
ラッチ９，１０に入力する。そして、各８ビツトラツチ
９．１０の出力は、特には図示しない手段によって外部
のデータセレクタに出力される。一方、前記各ＵＰパル
ス及びＤＯＷＮパルスは、全てＮＡＮＤ回路１に入力す
る。次に、ＮＯＲ回路２に該Ｎ Ａ、 Ｎ Ｄ回路１の
出力及びクロックＣＬＫをインバータ３に通したクロッ
ク【［薯が入力し、該ＮＯＲ回路２の出力ＣＬＫ １は
、Ｄフリップフロップ４ （以下、１）−ＦＦ４と略す
）のクロック入力ＣＫとなる。また、Ｄ−ＦＦ４のセン
ト人力ＩＤには、カウントホールド信号ＨＣが入力し、
Ｄ−ＦＦ４の負論理出力１ｄが、ラッチ信号Ｓ２として
８ビットラッチ９，１０の各ゲート人力Ｇに入力する。
発明によるマウスコントローラの回路構成図である。マ
ウスからのＸ方向及びＸ方向の各々に対するＵＰパルス
及びＤＯＷＮパルスは、各々８ビツトＵＰ／ＤＯＷＮカ
ウンタ７．８に入力する。該カウンタ７．８の８ピッ１
−の各カウントデータ出力Ｄｉ、Ｄ２は、各々８ビット
ラッチ９，１０に入力する。そして、各８ビツトラツチ
９．１０の出力は、特には図示しない手段によって外部
のデータセレクタに出力される。一方、前記各ＵＰパル
ス及びＤＯＷＮパルスは、全てＮＡＮＤ回路１に入力す
る。次に、ＮＯＲ回路２に該Ｎ Ａ、 Ｎ Ｄ回路１の
出力及びクロックＣＬＫをインバータ３に通したクロッ
ク【［薯が入力し、該ＮＯＲ回路２の出力ＣＬＫ １は
、Ｄフリップフロップ４ （以下、１）−ＦＦ４と略す
）のクロック入力ＣＫとなる。また、Ｄ−ＦＦ４のセン
ト人力ＩＤには、カウントホールド信号ＨＣが入力し、
Ｄ−ＦＦ４の負論理出力１ｄが、ラッチ信号Ｓ２として
８ビットラッチ９，１０の各ゲート人力Ｇに入力する。
一方、Ｄフリップフロップ５ （以下Ｄ−ＦＦ５と略す
）のクロック入力ＣＫにはクロＩＯ− ツクＣＬＫが入力し、セント人力２ＤにはＤ−ＦＦ４の
正論理出力ＩＱが入力する。
）のクロック入力ＣＫにはクロＩＯ− ツクＣＬＫが入力し、セント人力２ＤにはＤ−ＦＦ４の
正論理出力ＩＱが入力する。
そして、Ｄ−ＦＦ５の負論理出力２Ｑは、アンド回路６
に入力する。アンド回路６には、他にＤ−ＦＦ４の正論
理出力ＩＱ及びクロックＣＬＫが入力し、その出力はカ
ウンタリセット信号Ｓ３として８ビツトＵＰ／ＤＯＷＮ
カウンク７．８の各リセット入力ＣＬに入力する。
に入力する。アンド回路６には、他にＤ−ＦＦ４の正論
理出力ＩＱ及びクロックＣＬＫが入力し、その出力はカ
ウンタリセット信号Ｓ３として８ビツトＵＰ／ＤＯＷＮ
カウンク７．８の各リセット入力ＣＬに入力する。
（マウスコントローラの動作（第１図、第２図））次に
、上記構成のマウスコントローラの動作につき第２図の
タイミングチャートを用いながら説明を行う。まず、Ｘ
方向及びＸ方向の各ＵＰパルス、ＤＯＷＮパルスは、ク
ロックＣＬＫに同期して負論理パルスとして発生する。
、上記構成のマウスコントローラの動作につき第２図の
タイミングチャートを用いながら説明を行う。まず、Ｘ
方向及びＸ方向の各ＵＰパルス、ＤＯＷＮパルスは、ク
ロックＣＬＫに同期して負論理パルスとして発生する。
そして、該パルスの立上りのタイミング（第２図１＋、
１７゜ｔ！２．及びｔ ５． ｔ ９． ｔ ｌ
２）で、各８ビツトＵＰ／ＤＯＷＮカウンク７．８のカ
ウントデータ出力ＤＩ、Ｄ２が変化する（第２図参照）
。
１７゜ｔ！２．及びｔ ５． ｔ ９． ｔ ｌ
２）で、各８ビツトＵＰ／ＤＯＷＮカウンク７．８のカ
ウントデータ出力ＤＩ、Ｄ２が変化する（第２図参照）
。
一方、８ビツトＵＰ／ＤＯＷＮカウンタ７．８のカウン
トデータ出力ＤＩ、Ｄ２は、ラッチ信号Ｓ２によって８
ビットラッチ９．１０に取り込まれるが、この時のラッ
チ信号Ｓ２は外部からのカウントホールド信号ＨＣが、
Ｄ−ＦＦ４においてクロックＣＬＫ１に同期させられる
ことによって、その負論理出力ＩＱとして与えられる。
トデータ出力ＤＩ、Ｄ２は、ラッチ信号Ｓ２によって８
ビットラッチ９．１０に取り込まれるが、この時のラッ
チ信号Ｓ２は外部からのカウントホールド信号ＨＣが、
Ｄ−ＦＦ４においてクロックＣＬＫ１に同期させられる
ことによって、その負論理出力ＩＱとして与えられる。
この時、クロックＣＬＫ １は基本的にクロックＣＬＫ
に同期するが、前記各ＵＰ／ＤＯＷＮパルスのいずれか
１つが存在する時刻においては、ＮＡＮＤ回路１より信
号Ｓ１のパルスが出力され、ＮＯＲ回路２によってその
時のクロックＣＬ Ｋが阻止される。
に同期するが、前記各ＵＰ／ＤＯＷＮパルスのいずれか
１つが存在する時刻においては、ＮＡＮＤ回路１より信
号Ｓ１のパルスが出力され、ＮＯＲ回路２によってその
時のクロックＣＬ Ｋが阻止される。
この動作により、クロックＣＬ Ｋ １は第２図に示す
ように、クロックＣＬＫのうち前記各ＵＰ／ＤＯＷＮパ
ルスに重なる部分を除いた信号となる。
ように、クロックＣＬＫのうち前記各ＵＰ／ＤＯＷＮパ
ルスに重なる部分を除いた信号となる。
従って、第２図に示すようなカウントホールド信号ＨＣ
が入力した場合、Ｄ−ＦＦ４の出力１てはＵＰ／ＤＯＷ
Ｎパルスの存在する時刻ｔｏでは動作せず、該パルスが
なくなる１クロツク後のｔ２においてハイレベルからロ
ーレベルにｉ化する。
が入力した場合、Ｄ−ＦＦ４の出力１てはＵＰ／ＤＯＷ
Ｎパルスの存在する時刻ｔｏでは動作せず、該パルスが
なくなる１クロツク後のｔ２においてハイレベルからロ
ーレベルにｉ化する。
この出力１互がラッチ信号Ｓ２となり、これにより各ラ
ッチ９．１０は、各カウンタ７．８のカウントデータ出
力Ｄｉ、Ｄ２をホールドする。このようにしてラッチさ
れた各データは、カウントホールド信号ＨＣがオフとな
ってラッチ信号Ｓ２がハイレベルにもどる時刻ｔｏｏま
での間に、外部のデータセレククへと読み出される。以
上の動作により、ラッチ信号Ｓ２はクロックＣＬＫ１に
同期するため、前記各ＵＰ／ＤＯＷＮパルスの出力タイ
ミングと重なることはなく、ラッチミスはおこらない。
ッチ９．１０は、各カウンタ７．８のカウントデータ出
力Ｄｉ、Ｄ２をホールドする。このようにしてラッチさ
れた各データは、カウントホールド信号ＨＣがオフとな
ってラッチ信号Ｓ２がハイレベルにもどる時刻ｔｏｏま
での間に、外部のデータセレククへと読み出される。以
上の動作により、ラッチ信号Ｓ２はクロックＣＬＫ１に
同期するため、前記各ＵＰ／ＤＯＷＮパルスの出力タイ
ミングと重なることはなく、ラッチミスはおこらない。
次に、上記′ラッチ信号Ｓ２がローレベルになった時刻
ｔ２において、Ｄ−ＦＦ４の正論理出力ＩＱがＤ−ＦＦ
５に入力する。これにより、Ｄ−ＦＦ５の負論理出力２
Ｑは、クロックＣＬＫの１クロック周期後のｔ４になる
までハイレベルを維持した後ローレベルになる。この出
力２岡と前記Ｄ−ＦＦ４の出力ＩＱ、及びクロックＣＬ
Ｋの反転クロックＣＬπがアンド回路６に入力するため
、アンド回路の出力はクロックＣＬＫのｔ２〜ｔ４の１
クロック周期のうち、ｔ３〜ｔ４の後半の％−１３＝ クロック周期にハイレベルとなり、これがカウンタリセ
ット信号Ｓ３となる。これにより、ラッチ後のカウンタ
７，８の内容がりセントされる。この時、前記ＵＰ／Ｄ
ＯＷＮパルスの出力タイミングは、クロックＣＬＫの１
クロック周期の前半の２クロック周期に同期しているた
め、上記カウンタリセット信号の発生タイミングと重な
ることはなく、ＵＰ／ＤＯＷＮパルスを取りこぼすこと
はない。
ｔ２において、Ｄ−ＦＦ４の正論理出力ＩＱがＤ−ＦＦ
５に入力する。これにより、Ｄ−ＦＦ５の負論理出力２
Ｑは、クロックＣＬＫの１クロック周期後のｔ４になる
までハイレベルを維持した後ローレベルになる。この出
力２岡と前記Ｄ−ＦＦ４の出力ＩＱ、及びクロックＣＬ
Ｋの反転クロックＣＬπがアンド回路６に入力するため
、アンド回路の出力はクロックＣＬＫのｔ２〜ｔ４の１
クロック周期のうち、ｔ３〜ｔ４の後半の％−１３＝ クロック周期にハイレベルとなり、これがカウンタリセ
ット信号Ｓ３となる。これにより、ラッチ後のカウンタ
７，８の内容がりセントされる。この時、前記ＵＰ／Ｄ
ＯＷＮパルスの出力タイミングは、クロックＣＬＫの１
クロック周期の前半の２クロック周期に同期しているた
め、上記カウンタリセット信号の発生タイミングと重な
ることはなく、ＵＰ／ＤＯＷＮパルスを取りこぼすこと
はない。
以上の動作は、時刻ｔｏ〜ｔ１の他にｔ４〜ｔａ、ｔ６
〜ｔ７．ｔｅ〜ｊ９＋及び１＋＋〜ｔ＋２のＵＰ／ＤＯ
ＷＮパルス発生時にカウントホールド信号ＨＣが変化し
てクロックＣＬＫ１がローレベルになるため、ラッチ信
号の変化タイミングと重なることはなくなる。
〜ｔ７．ｔｅ〜ｊ９＋及び１＋＋〜ｔ＋２のＵＰ／ＤＯ
ＷＮパルス発生時にカウントホールド信号ＨＣが変化し
てクロックＣＬＫ１がローレベルになるため、ラッチ信
号の変化タイミングと重なることはなくなる。
以上の動作により、マウスからの移動データを８ビツト
ＵＰ／ＤＯＷＮカウンタ７．８及び８ビットラッチ９．
１０を介して精度良く取り込むことが可能となる。
ＵＰ／ＤＯＷＮカウンタ７．８及び８ビットラッチ９．
１０を介して精度良く取り込むことが可能となる。
本発明によれば、ラッチ信号及びカウンタリセント信号
の発生タイミングがカウンタへのＵＰ／ＤＯＷＮパルス
の入力タイミングと重なることを防ぐことができ、ラッ
チミス及びカウントミスを防止することが可能となる。
の発生タイミングがカウンタへのＵＰ／ＤＯＷＮパルス
の入力タイミングと重なることを防ぐことができ、ラッ
チミス及びカウントミスを防止することが可能となる。
この動作により、マウスの移動に関するデータを精度良
く取り込むことが可能となる。
く取り込むことが可能となる。
【図面の簡単な説明】
第１図は、本発明によるマウスコントローラの回路構成
図、 第２図は、マウスコントローラの動作タイミングチャー
ト、 第３図は、従来のマウスコントローラの回路構成図、 第４図（ａｌ、 （ｂｌは、従来例の問題点の説明図で
ある。 １・・・ＮＡＮＤ回路、 ２・・・ＮＯＲ回路、 ３・・・インバータ、 ４．５・・・Ｄフリップフロップ（ＦＦ）、６・・・ア
ンド回路、 ７．８・・・８ビットＵＰ／ＤｏｗＮカウンタ、９．１
０・・ ・８ビツトラツチ、 Ｓ２・・・ラッチ信号、 Ｓ３・・・カウンタホールド信号。 特許出願人 富士通株式会社 イ芝来カマウスコンＹローラの目′Ｆばシηｌ父現第３
図 クロック −ｆ１−「１」−Ｌ丁］−「ｌ−カラ、夕１
．ｌ！１，７Ｆ〜［］− （Ｃ１） 乃うニクリでットー １
−（ｂ） 従床預？拙Ｍ憩条、の金←−図 第４図
図、 第２図は、マウスコントローラの動作タイミングチャー
ト、 第３図は、従来のマウスコントローラの回路構成図、 第４図（ａｌ、 （ｂｌは、従来例の問題点の説明図で
ある。 １・・・ＮＡＮＤ回路、 ２・・・ＮＯＲ回路、 ３・・・インバータ、 ４．５・・・Ｄフリップフロップ（ＦＦ）、６・・・ア
ンド回路、 ７．８・・・８ビットＵＰ／ＤｏｗＮカウンタ、９．１
０・・ ・８ビツトラツチ、 Ｓ２・・・ラッチ信号、 Ｓ３・・・カウンタホールド信号。 特許出願人 富士通株式会社 イ芝来カマウスコンＹローラの目′Ｆばシηｌ父現第３
図 クロック −ｆ１−「１」−Ｌ丁］−「ｌ−カラ、夕１
．ｌ！１，７Ｆ〜［］− （Ｃ１） 乃うニクリでットー １
−（ｂ） 従床預？拙Ｍ憩条、の金←−図 第４図
Claims (1)
- 【特許請求の範囲】 １）互いに直交する２移動方向（ｘ、ｙ）毎に該移動方
向の正負に応じてカウントアップパルス（ＵＰ）または
カウントダウンパルス（ＤＯＷＮ）を出力するマウスに
対するマウスコントローラであって、前記各移動方向毎
に前記各パルスに従って計数を行うアップダウンカウン
タ（７、８）と、該各アップダウンカウンタの計数出力
をラッチして読み出すラッチ（９、１０）と、 前記カウントアップパルスまたはカウントダウンパルス
のいずれとも同期しないタイミングで前記各ラッチに対
するラッチ信号（Ｓ２）を発生するラッチ信号発生手段
（１、２、３、４）と、該ラッチ信号の発生後（前記カ
ウントアップパルスまたはカウントダウンパルスのいず
れとも同期しないタイミングで前記各アップダウンカウ
ンタに対するカウンタリセット信号（Ｓ３）を発生する
カウンタリセット信号発生手段（５、６）とを有するこ
とを特徴とするマウスコントローラ。 ２）前記各カウントアップパルス（ＵＰ）またはカウン
トダウンパルス（ＤＯＷＮ）は第１のクロック（ＣＬＫ
）の前半の１／２クロック同期のタイミングに同期して
発生し、前記ラッチ信号発生手段は前記第１のクロック
のうち前記各カウントアップパルスまたはカウントダウ
ンパルスのいずれとも同期しない部分を第２のクロック
（ＣＬＫ１）として発生する論理回路（１、２、３）と
外部からのカウントホールド信号（ＨＣ）を該第２のク
ロックに同期させてラッチ信号（Ｓ２）として出力する
第１のＤフリップフロップ（４）とによって構成され、
前記カウンタリセット信号発生手段は前記ラッチ信号発
生直後の前記第１のクロック（ＣＬＫ）に同期した１ク
ロック周期のうち後半の１／２クロック周期にカウンタ
リセット信号（Ｓ３）を出力する第２のＤフリップフロ
ップ（５）及び論理回路（６）によって構成されること
を特徴とする特許請求の範囲第１項記載のマウスコント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297879A JPS62157930A (ja) | 1985-12-28 | 1985-12-28 | マウスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297879A JPS62157930A (ja) | 1985-12-28 | 1985-12-28 | マウスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157930A true JPS62157930A (ja) | 1987-07-13 |
| JPH0350288B2 JPH0350288B2 (ja) | 1991-08-01 |
Family
ID=17852297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297879A Granted JPS62157930A (ja) | 1985-12-28 | 1985-12-28 | マウスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62157930A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039151U (ja) * | 1983-08-20 | 1985-03-18 | アルプス電気株式会社 | ２次元座標計数装置 |
| JPS60181820A (ja) * | 1984-02-29 | 1985-09-17 | Toshiba Corp | 可変速カ−ソル移動装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039151B2 (ja) * | 1981-07-03 | 1985-09-04 | 国産金属工業株式会社 | 樹脂表面の処理方法 |
-
1985
- 1985-12-28 JP JP60297879A patent/JPS62157930A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039151U (ja) * | 1983-08-20 | 1985-03-18 | アルプス電気株式会社 | ２次元座標計数装置 |
| JPS60181820A (ja) * | 1984-02-29 | 1985-09-17 | Toshiba Corp | 可変速カ−ソル移動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350288B2 (ja) | 1991-08-01 |
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