JPS62150748A - 半導体装置の配線形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の配線形成方法に係わり、特に、複
数の不純物領域にそれぞれ接続される配線のブリッジ等
を防Ｉｔ、シて半導体装置の歩留まりを向上させられる
配線形成方法に関する。

〈従来の技術〉 第２図（ａ）乃至（ｅ）は、バイポーラトランジスタの
製造工程を示す断面図であり、バイポーラトランジスタ
の製造工程における配線形成方法を従来例として説明す
る。バイポーラトランジスタの製造工程では、まず、半
導体基板１の表面が熱酸化され、こうして得られる熱酸
化１１ｊｉ２を選択的にエツチングして半導体基板１の
表面を一部露出させる。露出された半導体基板１には適
宜拡散源から半導体基板とは逆導電型の不純物が導入さ
れてベース領域３が形成され（第１図（ａ））、このベ
ース領域３は前記拡散工程中に成長する酸化膜４で再び
被われる。続く工程では、ベース領域３の拡散工程中に
成長した酸化膜４にエミッタ領域形成用の孔を穿設し、
線孔から半導体基板と同−導電型の不純物を拡散してエ
ミッタ領域５を形成する（第１図（ｂ））。エミッタ領
域５の拡散工程中にエミッタ領域５は再び酸化膜６に被
われるので（第１図（ｃ））、酸化膜４，６にリソグラ
フィ工程によりコンタクト孔７，８を穿設しく第１図（
ｄ））、酸化膜２，４．６をアルミニュウムで全面的に
被った後、再びリングラフィ工程を介してこれを選択的
にエツチング除去し、ベース電極９とエミッタ電極１０
とをそれぞれ形成する。

〈発明の解決しようとする問題点〉 しかしながら、上記従来の配線形成方法にあっては、コ
ンタクト孔７，８の穿設と、電極の形成に別々のりソゲ
ラフイエ程を必要としている。さらに、エミッタ領域５
とコンタクト孔７，８の穿設においても別々のりソゲラ
フイエ程が必要であり、これらコンタクト孔形成時およ
び電極形成時のりソゲラフイエ程で使用するマスクには
、マスク合せの誤差等を見込んだパターンが形成されて
いる。すなわち、エミッタ電極１０用のコンタクト孔８
に対するマージンＢ１と、ベース電極９用のコンタクト
孔７に対するマージンＢ２と、エミッタ領域５とエミッ
タ用コンタクト孔８との間のマージンＢ３と、ベース電
極９とエミッタ電極１０との間のマージンＡとを含んで
配線パターンを定めなければならない。従って、各マー
ジンＢｌ。

Ｂ２．Ｂ３．Ａを２μｍとすると、コンタクト孔７．８
間にはＬ＝Ｂ１＋８２＋Ａ＝６μｍの間隔が必要である
。ここで、上記Ｂ３はＢ１と同間隔とする。

ところが、間隔りを大きく設定することはベース領域３
の占有面積増加となり、ベース抵抗ｒｂｂ′の増加、雑
音指数ＮＦの悪化に加え、ベース・コレクタ接合面積の
増加に基づく接合容量の増加により高周波特性が悪化す
るうえ、チップ面積が増加するという問題点が生じる。

一方、かかる半導体装置の特性悪化を防１トすべく、例
えばマージンＡを減少させると、エツチング不良による
ベース電極９とエミッタ電極１０とのブリッジが発生し
く第３図参照）、トランジスタとして機能しなくなる。

これに対して、マージンＢ１またはＢ２を減少させると
、第４図に示されているように電極形成時のりソゲラフ
イエ程のマスク合せのずれによりコンタクト孔７，８に
対して電極がずれてバターニングされることにより。

例えばベース電極９が一部除去され、ベース領域の一部
が露出し、長期間の使用に際し外部汚染による特性の劣
化が生じるという問題点がある。

更に、マージンＢ３を減少させると、エミッタ領域５に
対してコンタクト孔７，８のリソグラフィ工程でのマス
クずれにより、エミッタ電極１０またはベース電極９に
よりエミッタ領域５とベース領域３とが短絡する（第５
図参照）という問題点があった。

それで、本発明は、素子の占有面積を縮小しても、電極
、配線の短絡および半導体基板表面の露出の生じない半
導体装置の配線形成方法を提供することを目的にしてい
る。

〈問題点を解決するための手段〉 本発明は、半導体基板表面部の第１導電型領域を露出し
該第１導電型領域に第１配線を電気的に接続する工程と
、前記第１導電型領域と第１配線とを絶縁層で被い該絶
縁層に孔を穿設して第１導電型領域の一部を露出させる
工程と、前記絶縁層に穿設された孔から不純物を第１導
電型領域の一部に導入し第２導電型領域を形成する工程
と、前記孔を介して第２導電型領域に電気的に接続され
た第２配線を形成する工程とを具えて構成されている。

その結果、第１配線と孔の内壁との間の絶縁層の厚さの
み正確に制御すれば短絡を防止でき、しかも、第１配線
と第２配線との間隔はその絶縁層の厚さのみで規定でき
るので、第１導電型領域の占有面積を減少させることが
できるようにしたものである。

〈実施例〉 第１図（ａ）乃至（ｇ）は本発明の一実施例の各工程を
示した断面図であり、この一実施例は本発明をバイポー
ラトランジスタの製造工程に適用したものである。

図において、２１はｎ型の半導体基板であり、この半導
体基板２１の表面は熱酸化により成長した酸化膜２２で
被われている。この酸化膜２２は選択的にエツチング除
去されて半導体基板２２の表面が一部露出され、この露
出された半導体基板２２にｐ型の不純物が導入されてベ
ース領域２３が形成されている（第１図（ａ））。続く
工程ではベース領域２３の形成工程において酸化膜の成
長が認められる場合、には該酸化膜を除去し、ベース領
域２３を再び露出させた後、酸化膜２２とベース領域２
３との表面に高融点金属２４、例えばモリブデン、チタ
ン、タングステン等をスパッタリング等で全面に被着さ
せる（第１図（ｂ））。

この後リソグラフィ工程により高融点金属２４をパター
ン形成してベース電極２５を形成する（第１図（Ｃ））
。このベース電ｗ４２５はベース領域２３内に位置して
いればよく、ベース領域２３は酸化膜２２により画成さ
れているので、ベース電極２５と酸化膜２２との間に正
確な間隔を設ける必要はない。

ベース電極２５の形成後、半導体基板２１の表面にはＣ
ＶＤ法により二酸化シリコン２６が堆積され、ベース電
極２５を完全に被う（第１図（ｄ））。この二酸化シリ
コン２６はりソゲラフイエ程により選択的に除去され、
ベース領域２３の一部が露出される（第１図（ｅ））。

このリソグラフィ工程では、マスク合せの誤差が生じて
もベース電極２５が露出しなければよく、従って、ベー
ス電極２５の内側面側にはマスク合せの誤差を見込んだ
マージンＤのみ設ければよい。

この後、露出したベース領域２３にｎ型の不純物をイオ
ン柱入しアニールを行ってエミッタ領域２７を形成する
（第１図（ｆ））。ここで、すでに述べたようにベース
電極２５は高融点金属で形成されているので、アニール
時の高温度に耐えることができる。

エミッタ領域２７の形成後、該エミッタ領域２７と二酸
化シリコン２６とをアルミニウムで全面的に被い、この
アルミニウムをパターン形成してベース領域２３を略被
うエミッタ電極２８を完成させる（第１図（ｇ））。す
でに述べたように、ベース電極２５とエミッタ電極２８
とはマージンＤのみ離隔していればよく、このマージン
Ｄを従来例と同様に２μｍとすれば、ベース電極２５と
エミッタ電極２８との間隔は従来の１／３に縮小される
。従って、ベース領域２３の占有面積は従来例に比べ大
幅に減少し、ベース抵抗ｒｂｂ’および雑音指数ＮＦの
改善が図られる。また、ベース領域２３の占有面積が大
幅に減少するので、ベース・コレクタ接合容量も減少し
、バイポーラトランジスタの高周波特性が向上する。ま
た、エミッタ電極２８はベース領域２３を略被っている
ので、エミッタ領域２７が露出することはなく、二酸化
シリコン２６で完全に被われているベース領域２３が露
出することもない。従って、これらの領域２３．２７が
外部汚染により劣化することはない。

なお、上記一実施例ではベースＹＬｗ４２５とじて高融
点金属を使用したが、ポリシリコンまたはシリサイドを
使用してもよい。

また、上記一実施例はバイポーラトランジスタの製造工
程に適用したが１本発明はバイポーラトランジスタの製
造工程に限定されず、他の半導体装置の配線形成工程に
も適用できる。例えば、接合型電界効果トランジスタ（
ＪＦＥＴ）の製造工程においては、半導体基板にソース
電極とドレイン電極とを接合し、半導体基板に形成され
た基板と反対導電型の不純物領域にゲート電極を接合し
なければならないが、これらのソース電極とドレイン電
極とを上述のベース電極２５のように直接基板と接続し
、ソース電極とドレイン電極とを被う絶縁膜上にゲート
重積を形成してこれを不純物領域に接続させることもで
きる。

〈効果〉 以上説明してきたように、本発明では、第１導電型領域
に第１配線を電気的に接続し、第１導電型領域と第１配
線とを絶縁層で被った後、該絶縁層に穿設された孔を介
して第２導電型領域に第２配線を電気的に接続したので
、第１導電型領域の占有面積を減少させ半導体装置の特
性向上を図っても、配線の露出や配線の短絡が生ぜず、
長期使用に適した半導体装置を得られるうえ、歩留まり
の向上を図ることができる。

さらに、一実施例では、ベース電極を高融点金属で形成
したので、製造工程中の高温に耐えることができるうえ
、エミッタ電極がベース領域を略被っているので、ベー
ス・エミッタ接合を外部から侵入する汚染源や放射線か
ら保護することもできる。

【図面の簡単な説明】

第１図（ａ）乃至（ｇ）は本発明の一実施例の従来例の
問題点をそれぞれ説明するための断面図である。 ２１・・・・・半導体基板、 ２３・・・・・第１導電型領域、 ２５・・・・・第１配線、 ２６・・・・・絶縁膜。 ２７・・・・・第２導電型領域、 ２８・・・・・第２配線。 特許出願人　　　　　　ローム株式会社代理人　　　弁
理士　　桑　井　清　−第１図 第１図 ２７：夷２箇亀型頌戚 第２図 箔２図 第２図 第４図 第３図

Claims (1)

【特許請求の範囲】
1. 半導体基板表面部の互いに導電型の異なる領域に配線を
   それぞれ接続する半導体装置の配線形成方法において、
   半導体基板表面部の第１導電型領域を露出し該第１導電
   型領域に第１配線を電気的に接続する工程と、前記第１
   導電型領域と第１配線とを絶縁層で被い該絶縁層に孔を
   穿設して第１導電型領域の一部を露出させる工程と、前
   記絶縁層に穿設された孔から不純物を第１導電型領域の
   一部に導入し第２導電型領域を形成する工程と、前記孔
   を介して第２導電型領域に電気的に接続された第２配線
   を形成する工程とを具えたことを特徴とする半導体装置
   の配線形成方法。