JPS62150458A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62150458A JPS62150458A JP60295110A JP29511085A JPS62150458A JP S62150458 A JPS62150458 A JP S62150458A JP 60295110 A JP60295110 A JP 60295110A JP 29511085 A JP29511085 A JP 29511085A JP S62150458 A JPS62150458 A JP S62150458A
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- JP
- Japan
- Prior art keywords
- serial
- clock
- shift register
- shift
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、マイクロ・コンピュータのシリアル・インタ
フェース回路に関する。
フェース回路に関する。
従来、マイクロ・コンピュータのシリアル・インタフェ
ースに、マイクロ・コンピュータ１機権毎に、内蔵本数
、及び、各シリアル・インタフェースのピット数、及び
使用する端子数は、固定であり、多種多様なユーザの要
求ｔ、十分に満す事が出来ず、マイクロ・コンピュータ
の使用範囲を狭めていた。
ースに、マイクロ・コンピュータ１機権毎に、内蔵本数
、及び、各シリアル・インタフェースのピット数、及び
使用する端子数は、固定であり、多種多様なユーザの要
求ｔ、十分に満す事が出来ず、マイクロ・コンピュータ
の使用範囲を狭めていた。
本発明は、以上の様な欠点を解決する為、互いに独立な
複数のシリアル・インタフェースを、＠列に接続し、か
つ同一シリアルクロックにより動作を行う様にし、シリ
アルインタフェースの本数゛及びそのビット敷金変更可
能とした、シリアル・インタフェースを内蔵した、マイ
クロ・コンピュータ′Ｉ！！：提供するものである。
複数のシリアル・インタフェースを、＠列に接続し、か
つ同一シリアルクロックにより動作を行う様にし、シリ
アルインタフェースの本数゛及びそのビット敷金変更可
能とした、シリアル・インタフェースを内蔵した、マイ
クロ・コンピュータ′Ｉ！！：提供するものである。
互いに独立に動作可能なシリアル噂インタフェースを、
複数本内蔵するマイクロ・コンビエータにおいて、第一
のシリアル・インタフェースのシリアル出力ブータラ、
第二のシリアル・インタフェースへシリアル入力データ
として入力し、かつ、前記第一のシリアル・インタフェ
ースと、前記第二のシリアル・インタフェースｔ、同一
のシリアル・クロックで動作せしめる事を可能とした事
を特徴とするマイクロ・コンピュータ。
複数本内蔵するマイクロ・コンビエータにおいて、第一
のシリアル・インタフェースのシリアル出力ブータラ、
第二のシリアル・インタフェースへシリアル入力データ
として入力し、かつ、前記第一のシリアル・インタフェ
ースと、前記第二のシリアル・インタフェースｔ、同一
のシリアル・クロックで動作せしめる事を可能とした事
を特徴とするマイクロ・コンピュータ。
次に２図面を見ながら本発明を説明する。
第１図は、互いに独立に動作可能な４ビツトのシリアル
インタフェース２本を内蔵した、マイクロ・コンピュー
タにおける本発明の一実施例であり、シリアル・インタ
フェース部ヲ示した物である。
インタフェース２本を内蔵した、マイクロ・コンピュー
タにおける本発明の一実施例であり、シリアル・インタ
フェース部ヲ示した物である。
まず、互いに独立した２本の４ピツトインタフエースと
して動作させる場合について、説明する。
して動作させる場合について、説明する。
上記のモードを指定するデータが、モード設定部：４に
設定これると、モード設定部：４は、制御信号−５を″
Ｌ”レベル（以後１Ｌ”とする）とする、ここで％第１
のシリアル・インタフェース部＝１は、端子：９から準
−のシリアル入力データ：１０ヲ、第一のシフト嗜レジ
スタ：１１へ入力し、軍−のシフト・レジスター１１は
、第一のシフトクロック：１２である第一のシリアルク
ロック：２４に同期して、シフト動作を行ない、かつ、
シリアル出力データ：］４ｉ、端子：１５により出力す
る。第二のシリアル・インタフェース部＝２は。
設定これると、モード設定部：４は、制御信号−５を″
Ｌ”レベル（以後１Ｌ”とする）とする、ここで％第１
のシリアル・インタフェース部＝１は、端子：９から準
−のシリアル入力データ：１０ヲ、第一のシフト嗜レジ
スタ：１１へ入力し、軍−のシフト・レジスター１１は
、第一のシフトクロック：１２である第一のシリアルク
ロック：２４に同期して、シフト動作を行ない、かつ、
シリアル出力データ：］４ｉ、端子：１５により出力す
る。第二のシリアル・インタフェース部＝２は。
制御信号：５が“Ｌ′である事にニジ、入力信号切り替
え部：６において、端子＝１６からの入力データ：１７
を選択し、第二のシリアル入力データ：１８として、第
二のシフト・レジスタ＝１９へ入力し、シリアルクロッ
ク切シ替え部ニアにおいて、第二のシリアルクロック：
２５が選択され、第二のシフトクロック：２０として出
力され、第二のシフト・レジスタ： １９Ｈ，第二のシ
フトクロック−２０であるところの第二のシリアル・ク
ロック：２５に同期してシフト動作全行ない％第二のシ
リアル出力データ：２２を端子：２３工り出力する。
え部：６において、端子＝１６からの入力データ：１７
を選択し、第二のシリアル入力データ：１８として、第
二のシフト・レジスタ＝１９へ入力し、シリアルクロッ
ク切シ替え部ニアにおいて、第二のシリアルクロック：
２５が選択され、第二のシフトクロック：２０として出
力され、第二のシフト・レジスタ： １９Ｈ，第二のシ
フトクロック−２０であるところの第二のシリアル・ク
ロック：２５に同期してシフト動作全行ない％第二のシ
リアル出力データ：２２を端子：２３工り出力する。
つぎに、１本の８ビツトシリアル・インタフェースとし
て、動作させる場合について説明する。
て、動作させる場合について説明する。
上記のモードを設定するデータが、モード設定部：４１
に設定されると、モード設定部：４は、制御信号：５を
′Ｈｍレベル（以後”Ｈ”とする）とする。ここで、第
一のシリアル・インタフェース部：１は、前記独立した
４ビツト・シリアル・インタフェース動作と同様の動作
をするが、第二のシリアル・インタフェース部：２に、
制御信号：５が′″Ｈ″である事にＬす、入力信号切り
替え部：６において、第一のシリアル・インタフェース
ｍ：１のシリアル出力データ：１４を選択し第二のシリ
アル入力データ：１８として、第二のシフト・レジスタ
：１９へ入力し、シリアル・クロック切シ替え部ニアに
おいて、第一のシリアル・クロック：２４が選択され、
第二のシフト・クロック：２０として出力され、第二の
シフト・レジスタ：１９は、第二のシフトクロック：２
０であるところの第一のシリアル：クロック：２４に同
期し、第一のシフトレジスタと同一クロックで、シフト
動作を行ない、第二のシリアル出力データ：２２を端子
：２３より出力する。
に設定されると、モード設定部：４は、制御信号：５を
′Ｈｍレベル（以後”Ｈ”とする）とする。ここで、第
一のシリアル・インタフェース部：１は、前記独立した
４ビツト・シリアル・インタフェース動作と同様の動作
をするが、第二のシリアル・インタフェース部：２に、
制御信号：５が′″Ｈ″である事にＬす、入力信号切り
替え部：６において、第一のシリアル・インタフェース
ｍ：１のシリアル出力データ：１４を選択し第二のシリ
アル入力データ：１８として、第二のシフト・レジスタ
：１９へ入力し、シリアル・クロック切シ替え部ニアに
おいて、第一のシリアル・クロック：２４が選択され、
第二のシフト・クロック：２０として出力され、第二の
シフト・レジスタ：１９は、第二のシフトクロック：２
０であるところの第一のシリアル：クロック：２４に同
期し、第一のシフトレジスタと同一クロックで、シフト
動作を行ない、第二のシリアル出力データ：２２を端子
：２３より出力する。
この様に、第一のシリアル・インタフェース部：１と第
二のシリアルインタフェース部：２は、端子：９をシリ
アルデータ入力端子として、かつ、端子：２３ｔ−シリ
アルデータ出力端子として、かつ、第一のシリアルクロ
ック：２４ｔ−シリアルクロックとして使用し、１本の
８ビツトシリアル・インタフェースとして動作する。
二のシリアルインタフェース部：２は、端子：９をシリ
アルデータ入力端子として、かつ、端子：２３ｔ−シリ
アルデータ出力端子として、かつ、第一のシリアルクロ
ック：２４ｔ−シリアルクロックとして使用し、１本の
８ビツトシリアル・インタフェースとして動作する。
この様に、本発明によるとユーザの要求に応じ。
シリアル・インタフェースのビット数及び本数を自由に
設定する事が出来る為、使用範囲の広い、マイクロφコ
ンピュータを提供する事が可能となる。
設定する事が出来る為、使用範囲の広い、マイクロφコ
ンピュータを提供する事が可能となる。
尚、前記実施例でに、２本の４ビツトシリアルインタフ
エースを用いて説明したが、３本以上のシリアルインタ
フェース、及び、４ピツト以外のシリアル・インタフェ
ースにおいても、適用可能である。
エースを用いて説明したが、３本以上のシリアルインタ
フェース、及び、４ピツト以外のシリアル・インタフェ
ースにおいても、適用可能である。
また、前記実施例において、１本の８ビツトシリアル・
インタフェースとして使用する場合の端子：８及び端子
：９は、本シリアル［株］インタフェース以外の用途に
活用する事も可能である。
インタフェースとして使用する場合の端子：８及び端子
：９は、本シリアル［株］インタフェース以外の用途に
活用する事も可能である。
さらに、前記実施例では、シリアル・インタフェースの
ビット数及び本数及びシリアル・クロックの切）替えを
、モード設定によるソフトウェア切り替えを用いて説明
したが、マイクロ・コンビエータの製造途中での一部マ
スクのデータ変更による、ハードウェア切シ替えも可能
である。
ビット数及び本数及びシリアル・クロックの切）替えを
、モード設定によるソフトウェア切り替えを用いて説明
したが、マイクロ・コンビエータの製造途中での一部マ
スクのデータ変更による、ハードウェア切シ替えも可能
である。
第１図に、互いに独立に動作可能な４ビツトシリアル轡
インタフ工−ス２本を内蔵したマイクロ・コンビエータ
における、本発明の一実施例であり、シリアル番インタ
フェース部を、示した物である。 ｌ・・・・・・第一のシリアル令インタフェース部、２
・・・・・・第二のシリアル・インタフェース部、３・
・・・・・モード設定データ、４・旧・・モード設定部
、５・・・・・・制御信号、６・・・・・・入力信号切
９替え部、７・・・・・・シリアル中りロック切り替え
部、８・・・・・・内部バス、９．１５．１６．２３・
・・・・・端子、ＩＱ・・・・・・第一のシリアル入力
データ、１１・・・・・・第一のシフトレジスタ、１２
・旧・・第一のシフトクロック、１３・旧・・第一のシ
リアルデータ、１４・・・・・・第一のシリアル出力デ
ータ、１７・・・・・・入力データ、１８・・・・・・
第二のシリアル入力データ、１９・・・・・・第二のシ
フト・レジスタ、２０・・・・・・第二のシフトクロッ
ク、２１・・・・・・第二のシリアル・データ、２２・
・・・・・第二のシリアル出力データ、２４・・・・・
・第一のシリアル・クロック、２５・・・・・・第二の
シリアル・クロック。
インタフ工−ス２本を内蔵したマイクロ・コンビエータ
における、本発明の一実施例であり、シリアル番インタ
フェース部を、示した物である。 ｌ・・・・・・第一のシリアル令インタフェース部、２
・・・・・・第二のシリアル・インタフェース部、３・
・・・・・モード設定データ、４・旧・・モード設定部
、５・・・・・・制御信号、６・・・・・・入力信号切
９替え部、７・・・・・・シリアル中りロック切り替え
部、８・・・・・・内部バス、９．１５．１６．２３・
・・・・・端子、ＩＱ・・・・・・第一のシリアル入力
データ、１１・・・・・・第一のシフトレジスタ、１２
・旧・・第一のシフトクロック、１３・旧・・第一のシ
リアルデータ、１４・・・・・・第一のシリアル出力デ
ータ、１７・・・・・・入力データ、１８・・・・・・
第二のシリアル入力データ、１９・・・・・・第二のシ
フト・レジスタ、２０・・・・・・第二のシフトクロッ
ク、２１・・・・・・第二のシリアル・データ、２２・
・・・・・第二のシリアル出力データ、２４・・・・・
・第一のシリアル・クロック、２５・・・・・・第二の
シリアル・クロック。
Claims (1)
- 【特許請求の範囲】 第一のシリアル・インタフェースと、第二のシリアル・
インタフェースを内蔵するマイクロコンピュータにおい
て、 該第一のシリアルインタフェースは、第一のシリアル入
力信号及び第一のシリアル出力信号及び第一のシリアル
クロックにより、単独で動作可能であり、 該第二のシリアルインタフェースは、第二のシリアル入
力信号及び第二のシリアル出力信号及び第二のシリアル
クロックにより、単独に動作可能であり、 かつ、該第二のシリアルインタフェースへのシリアル入
力として、該第二のシリアル入力信号と該第一のシリア
ル出力信号の、いづれか一方を選択するシリアル選択部
により、該第一のシリアル出力信号を、該第二のシリア
ルインタフェースへシリアル入力として入力する事を可
能とし、かつ、該第一のシリアルインタフェースと該第
二のシリアルインタフェースを、同一のシリアルクロッ
クで動作せしめる事が可能である事を、特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295110A JPS62150458A (ja) | 1985-12-24 | 1985-12-24 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295110A JPS62150458A (ja) | 1985-12-24 | 1985-12-24 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150458A true JPS62150458A (ja) | 1987-07-04 |
Family
ID=17816421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295110A Pending JPS62150458A (ja) | 1985-12-24 | 1985-12-24 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118827A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | バッファ回路 |
-
1985
- 1985-12-24 JP JP60295110A patent/JPS62150458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118827A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | バッファ回路 |
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