JPS62143517A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62143517A JPS62143517A JP60285169A JP28516985A JPS62143517A JP S62143517 A JPS62143517 A JP S62143517A JP 60285169 A JP60285169 A JP 60285169A JP 28516985 A JP28516985 A JP 28516985A JP S62143517 A JPS62143517 A JP S62143517A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- logic circuit
- circuit
- clock
- signal generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多相クロック信号、特に非重複な多相クロッ
ク信号を内部で発生する半導体集積回路に関するもので
ある。
ク信号を内部で発生する半導体集積回路に関するもので
ある。
第4図は従来の一例で、2相の非重複クロック信号発生
回路をもつ半導体集積回路である。
回路をもつ半導体集積回路である。
第4図においてfGlは前記2相非重複クロック信号発
生回路、I11〜(5)は2相非事複クロツクにより動
作する論理回路群FB、(内部は図示せず)である。捷
だ、前記クロック信号発生回路iGlにおいて(INV
l、2xta)は反転型論理回路、(N。
生回路、I11〜(5)は2相非事複クロツクにより動
作する論理回路群FB、(内部は図示せず)である。捷
だ、前記クロック信号発生回路iGlにおいて(INV
l、2xta)は反転型論理回路、(N。
RL2)はNOR型論理回路である。
次に動作について説明する。2相の非重複クロック信号
発生回路iGlは2つのNOR型論理回路(NOR12
)によるRSフリップ70ツブ構成で反転型論理回路(
工Nv23.。)はバッファ機能をさせるものである。
発生回路iGlは2つのNOR型論理回路(NOR12
)によるRSフリップ70ツブ構成で反転型論理回路(
工Nv23.。)はバッファ機能をさせるものである。
今、端子(101)よりクロック入力信号OLKが入力
され、クロック信号発生回路fGlの端子(2+1 、
+22に出力されるクロック信号音それぞれC1,0
2とする。前記クロック信号発生回路(Glにおいて、
前記クロック入力信号CLKのL〃から1′H〃への変
化が信号線(11)を介してNOR型論理回路(’NO
R+)に伝わることにより前記NOR型論理回路(NO
Rr)の出力、すなわちクロック信号C1が“H〃から
” L”へ変化する。前記クロック信号C1のH〃から
“L〃への変化が信号線(13)を介してNOR型論理
回路(N0Ri )に伝わることにより前記NOR型論
理回路CNO& )の出力、すなわちクロック信号C2
が”L”からH〃へと変化する。次に、前記クロック入
力信号CLKの(L H11から“L〃への変化が信号
線(lll’に介して反転型論理回路(INVr)に伝
えられ前記反転型論理回路(INVr)により発生する
前記クロック入力信号の反転信号CLKが“J、 l)
から“HJ)へ変化し、前記反転型論理回路(INVr
)の出力の“L〃からH〃への変化がNOR型論理回路
(N ORs )に伝えられ前記NOR型論理回路(N
OR2)の出力、すなわちクロック信号02のH〃か
らL〃へ変化する。前記クロック信号OQのH〃からL
〃への変化が信号線02)を介してN OR梨論理回f
@ (N ORr )に伝わることによりクロック信号
C1がL〃からH〃に変化する。
され、クロック信号発生回路fGlの端子(2+1 、
+22に出力されるクロック信号音それぞれC1,0
2とする。前記クロック信号発生回路(Glにおいて、
前記クロック入力信号CLKのL〃から1′H〃への変
化が信号線(11)を介してNOR型論理回路(’NO
R+)に伝わることにより前記NOR型論理回路(NO
Rr)の出力、すなわちクロック信号C1が“H〃から
” L”へ変化する。前記クロック信号C1のH〃から
“L〃への変化が信号線(13)を介してNOR型論理
回路(N0Ri )に伝わることにより前記NOR型論
理回路CNO& )の出力、すなわちクロック信号C2
が”L”からH〃へと変化する。次に、前記クロック入
力信号CLKの(L H11から“L〃への変化が信号
線(lll’に介して反転型論理回路(INVr)に伝
えられ前記反転型論理回路(INVr)により発生する
前記クロック入力信号の反転信号CLKが“J、 l)
から“HJ)へ変化し、前記反転型論理回路(INVr
)の出力の“L〃からH〃への変化がNOR型論理回路
(N ORs )に伝えられ前記NOR型論理回路(N
OR2)の出力、すなわちクロック信号02のH〃か
らL〃へ変化する。前記クロック信号OQのH〃からL
〃への変化が信号線02)を介してN OR梨論理回f
@ (N ORr )に伝わることによりクロック信号
C1がL〃からH〃に変化する。
すなわち、クロック入力信号CLKが” L ”から”
Hn K変化することによりクロック信号C1がH〃
から” L uへ変化し、それによりクロック信号02
かL〃からH〃へ変化する。
Hn K変化することによりクロック信号C1がH〃
から” L uへ変化し、それによりクロック信号02
かL〃からH〃へ変化する。
またクロック入力信号C1’、KがH〃から“L〃に変
化しクロック入力信号の反転信号CLKが1′L〃から
It Hl) f(変化することによりクロック信号C
2がH〃からl L 77に変化し、それによりクロッ
ク信号01かL〃からH〃へ変化する。このため、端子
t2+1 、 +22におけるクロック信号01.02
は非重初である。すなわち、この例ではクロック信号C
1と02のH〃が同時にかさならないといつは味での非
重複である。
化しクロック入力信号の反転信号CLKが1′L〃から
It Hl) f(変化することによりクロック信号C
2がH〃からl L 77に変化し、それによりクロッ
ク信号01かL〃からH〃へ変化する。このため、端子
t2+1 、 +22におけるクロック信号01.02
は非重初である。すなわち、この例ではクロック信号C
1と02のH〃が同時にかさならないといつは味での非
重複である。
第5図は第4図のタイミングを表わした図で、(Cニー
2□) 、(C,,2)は端子31)、鴨でのクロック
信号01 、02をそれぞれ示し、(Cニー(1) )
l (C11−112)は端子(ox)、(xlg)で
のクロック信号OR、02をそれぞれ示す。
2□) 、(C,,2)は端子31)、鴨でのクロック
信号01 、02をそれぞれ示し、(Cニー(1) )
l (C11−112)は端子(ox)、(xlg)で
のクロック信号OR、02をそれぞれ示す。
前記クロック信号C1および02 (d信号線0υ。
に)を介して、それぞれ(1)〜(61の論理回路群F
Bに伝えられる。
Bに伝えられる。
従来の多相の非重複クロック信号発生回路は以上のよう
に構成されているので第す図のタイミング図に示すよう
に、クロック信号発生回路fGIの出力端子(211、
(22においてクロック信号01及びOQが非重複時間
’INoNovgnがあるのに、信号線6υ、■のよう
な経路を通過し、例えばII+の論理回路群FBxにお
けるクロック信号01及び02の入力端子((1))及
び(112)VCおけるクロック信号Cニー00、とC
2−112とが、論理回路群のもつ入力容量や信号線の
もつ抵抗成分と容量成分による遅延時間Td (ill
) 、’l’、1 o工2.の影響や波形のなまりに
より、クロック信号の重複時間TovrRf生ずるとい
う問題点があった。
に構成されているので第す図のタイミング図に示すよう
に、クロック信号発生回路fGIの出力端子(211、
(22においてクロック信号01及びOQが非重複時間
’INoNovgnがあるのに、信号線6υ、■のよう
な経路を通過し、例えばII+の論理回路群FBxにお
けるクロック信号01及び02の入力端子((1))及
び(112)VCおけるクロック信号Cニー00、とC
2−112とが、論理回路群のもつ入力容量や信号線の
もつ抵抗成分と容量成分による遅延時間Td (ill
) 、’l’、1 o工2.の影響や波形のなまりに
より、クロック信号の重複時間TovrRf生ずるとい
う問題点があった。
この例では端子(2)から端子(112)の信号経路は
、端子体I)から端子((1))までの信号経路より抵
抗成分や容量成分が多いので、端子(1121)での信
号の遅れや波形のなtbが端子((1))のそれよりも
大きい。
、端子体I)から端子((1))までの信号経路より抵
抗成分や容量成分が多いので、端子(1121)での信
号の遅れや波形のなtbが端子((1))のそれよりも
大きい。
この発明はこのような問題点を解決するためになされた
もので、半導体集積回路の中のどの論理回路群にも多相
非重複クロック信号が入力される半導体集積回Fj11
を得ること全目的とする。
もので、半導体集積回路の中のどの論理回路群にも多相
非重複クロック信号が入力される半導体集積回Fj11
を得ること全目的とする。
この発明VC係る半導体集積回路は、どの論理回路群に
おいても多相非重複クロック信号を供給されるように、
遅延を生ずる信号経路を考慮に入れて配置 、配線した
ものである。
おいても多相非重複クロック信号を供給されるように、
遅延を生ずる信号経路を考慮に入れて配置 、配線した
ものである。
との発明におけるクロック信号発生回路は、全ての論理
回路群に多柑非直複クロック信号を供給する。
回路群に多柑非直複クロック信号を供給する。
第1図にこの発明の一実施例を示す。第1図において、
(Gl)はクロツク信号01ヲ発生する回路、(Ga)
Iriクロック信号02ヲ発生する回路、(NOR工、
)はNOI!論理回路、(工NvL21t15)はけ反
転型論理回路、(11〜(5)は2相非重複クロック信
号により動作する論理回路群FB(内部は図示せず)、
CLKはクロック入力信号である。
(Gl)はクロツク信号01ヲ発生する回路、(Ga)
Iriクロック信号02ヲ発生する回路、(NOR工、
)はNOI!論理回路、(工NvL21t15)はけ反
転型論理回路、(11〜(5)は2相非重複クロック信
号により動作する論理回路群FB(内部は図示せず)、
CLKはクロック入力信号である。
前記クロック信号01及び02の発生回路(G1)。
(G2 ) ニオケルN OR型論理回路(NORt
) 、 (N。
) 、 (N。
R鵞)ばRSフリップ70ツブ構成をなし、(INv2
3) 、 (INV、L、 )はそれぞれクロック信号
C1及びC2の出力バッファの機能金な丁。また、前記
クロック信号01及び02の発生回路(G1)及び(G
2)i第1図に示すように集積回路の対辺にそれぞれ配
置し、クロック信号01の出力が信号線0υの考えられ
る最長の経路を通過してNOR型論理回% CN OR
官)のひとつの入力に入力されるようVCI、、同様に
クロック信号02の出力が信号線に)の考えられうる最
長の経路を通過してNOR型論理回路(N OR+ )
の入力のひとつに入力されるようにする。壕だ、クロッ
ク信号01,02は信号線0υ、■全弁して(1)〜(
6)の論理回路群に供供される。
3) 、 (INV、L、 )はそれぞれクロック信号
C1及びC2の出力バッファの機能金な丁。また、前記
クロック信号01及び02の発生回路(G1)及び(G
2)i第1図に示すように集積回路の対辺にそれぞれ配
置し、クロック信号01の出力が信号線0υの考えられ
る最長の経路を通過してNOR型論理回% CN OR
官)のひとつの入力に入力されるようVCI、、同様に
クロック信号02の出力が信号線に)の考えられうる最
長の経路を通過してNOR型論理回路(N OR+ )
の入力のひとつに入力されるようにする。壕だ、クロッ
ク信号01,02は信号線0υ、■全弁して(1)〜(
6)の論理回路群に供供される。
次Vにの回路の動作について説明する。クロック入力信
号CLKのtg L))から” H’)の変化が信号線
(11)を介してNOR型論理回路(NORt)に伝え
られることにより前記NOR型論理回路(NORt)の
出力、すなわちクロック信号C1が1′H〃からIt
LHに変化する。この変化が信号線0乃の考えうる最長
の経路を通過しNOR型論理回路(N OR1)の出力
、すなわちクロック信号02がIt L j)からH〃
に変化する。次VC、クロック入力信号CLKが11H
〃から11L〃に変化し反転型論理回路(INV+)に
より発生するクロック入力信号の反転信号CLKの”
L ’JからH〃への変化が信号線α41を介してNO
R型論理回路(N ORs )に伝えられ前記NOR型
論理回路(N ORs )の出力、すなわちクロック信
号OQが“H”から(t L Hへ変化する。前記クロ
ック信号C2の′H〃からL〃への変化が信号線に)の
考えつる最長の経路を経てNOR型論理回路(N OR
+ )に伝えられ前記NOR型論理回路(NORt)の
出力、すなわちクロック信号01が11L〃から“H〃
へ変化する。
号CLKのtg L))から” H’)の変化が信号線
(11)を介してNOR型論理回路(NORt)に伝え
られることにより前記NOR型論理回路(NORt)の
出力、すなわちクロック信号C1が1′H〃からIt
LHに変化する。この変化が信号線0乃の考えうる最長
の経路を通過しNOR型論理回路(N OR1)の出力
、すなわちクロック信号02がIt L j)からH〃
に変化する。次VC、クロック入力信号CLKが11H
〃から11L〃に変化し反転型論理回路(INV+)に
より発生するクロック入力信号の反転信号CLKの”
L ’JからH〃への変化が信号線α41を介してNO
R型論理回路(N ORs )に伝えられ前記NOR型
論理回路(N ORs )の出力、すなわちクロック信
号OQが“H”から(t L Hへ変化する。前記クロ
ック信号C2の′H〃からL〃への変化が信号線に)の
考えつる最長の経路を経てNOR型論理回路(N OR
+ )に伝えられ前記NOR型論理回路(NORt)の
出力、すなわちクロック信号01が11L〃から“H〃
へ変化する。
第8図は上記の動作を示したタイミング図である。
CLKはクロック入力信号、C1−2□、C2−22I
/′i@Ei11. (2iにおけるクロック信号01
lOQ、 Cl−1x、CQ −112は端子((1
))、((1)11)におけるクロック信号01 、
Op f示す。第2図に示されるように、クロック信号
01.02の発生f/(: 1m e m G(υ、に
)の経路の遅延Td(+51) 、 Ta(3g)全考
慮に入れているために、端子((1))及び端子(11
g)に入力されるクロック信号Cニーill I C1
1−(1)1が端子(21)及び端子(財)に現われる
クロック信号Cニー2□Ic2−22に対して’l[’
d((1)) 、 T(1(x12)の遅れが出ても、
非重複な時間THoiovmaが生ずる。
/′i@Ei11. (2iにおけるクロック信号01
lOQ、 Cl−1x、CQ −112は端子((1
))、((1)11)におけるクロック信号01 、
Op f示す。第2図に示されるように、クロック信号
01.02の発生f/(: 1m e m G(υ、に
)の経路の遅延Td(+51) 、 Ta(3g)全考
慮に入れているために、端子((1))及び端子(11
g)に入力されるクロック信号Cニーill I C1
1−(1)1が端子(21)及び端子(財)に現われる
クロック信号Cニー2□Ic2−22に対して’l[’
d((1)) 、 T(1(x12)の遅れが出ても、
非重複な時間THoiovmaが生ずる。
上記の例のようにクロック信号発生回路を(Gl)。
(G2)のように対辺VC置かずに一ケ所に配置F7シ
て信号Wta>、(至)を再びクロレフ信号発生回路に
もどしてもよい。
て信号Wta>、(至)を再びクロレフ信号発生回路に
もどしてもよい。
第8図にクロック信号発生回路を一ケ所に配性した例を
示す。第8図において+Glは前記クロック信号発生回
路である。
示す。第8図において+Glは前記クロック信号発生回
路である。
捷た、上記の例でクロック入力信号CLKの” H’)
と“L〃の時間の比が1=1であったがこれ以外の比で
もよい。ブた、クロック入力信号全半導体集績回路中で
発生させてもよく、クロック入力信号は2つ以上あって
もよい。
と“L〃の時間の比が1=1であったがこれ以外の比で
もよい。ブた、クロック入力信号全半導体集績回路中で
発生させてもよく、クロック入力信号は2つ以上あって
もよい。
〔発明の効果〕
以上のように、この発明によればC1〜CNのクロック
信号発生に、それぞれのクロック信号線の遅延を考慮に
入れたので、半導体集積回路中のどの論理回路群にも多
層重複クロック信号全入力することができる効果がある
。
信号発生に、それぞれのクロック信号線の遅延を考慮に
入れたので、半導体集積回路中のどの論理回路群にも多
層重複クロック信号全入力することができる効果がある
。
第1図は本発明の一実施例による半導体集積回路を示す
図であり、(G1)、(G2)はクロック信号発生回路
である。また、;g2図は第1図に係るクロック信号の
タイミング図であり、(C1−2□)、 (C,22)
Fi端子gel 、 a2にオケルクa yりm号CJ
1.02、(Cニー(1)) 1(CI!−412)
”端子((1)) 、 (112)におけるクロック信
号C1、02、(Td(31) l(”d(3B)は信
号線6υ、@の経路をクロック信号全通過したときの遅
延、(TuoMovan ) tri非瑣複時間全示す
。 第8図はこの発明の他の実施例による半導体集積回路で
あり、(G)は−ケ所に配tdL 2’vクロック信号
発生回路を示す。第4図は従来の多相非亜僚りロック1
M号金内部で発生する半導体集積回路であり、第5図は
第4図VC係るクロック信号のタイミング図である。 なお、図中、同一符号は同一またけ相当部分を示す。
図であり、(G1)、(G2)はクロック信号発生回路
である。また、;g2図は第1図に係るクロック信号の
タイミング図であり、(C1−2□)、 (C,22)
Fi端子gel 、 a2にオケルクa yりm号CJ
1.02、(Cニー(1)) 1(CI!−412)
”端子((1)) 、 (112)におけるクロック信
号C1、02、(Td(31) l(”d(3B)は信
号線6υ、@の経路をクロック信号全通過したときの遅
延、(TuoMovan ) tri非瑣複時間全示す
。 第8図はこの発明の他の実施例による半導体集積回路で
あり、(G)は−ケ所に配tdL 2’vクロック信号
発生回路を示す。第4図は従来の多相非亜僚りロック1
M号金内部で発生する半導体集積回路であり、第5図は
第4図VC係るクロック信号のタイミング図である。 なお、図中、同一符号は同一またけ相当部分を示す。
Claims (3)
- (1)第1及び第2の電位の信号を作るN個のクロック
信号発生回路群G_1〜G_Nからそれぞれひとつづつ
合計N個のクロック信号C_1〜C_Nが順次第1の電
位になるように出力され、クロック信号に従つて動作す
べく構成されている論理回路群に前記クロック信号が接
続されている半導体集積回路において、クロック信号発
生回路G_1より出力されるクロック信号C_1がそれ
につづくクロック信号C_2を出力するクロック信号発
生回路G_2よりも先に前記論理回路群に接続された後
前記クロック信号発生回路G_2に接続され、前記クロ
ック信号発生回路G_2ではクロック信号C_1の変化
によりクロック信号C_2を出力するように構成され、
以下同様にクロック信号C_2が前記論理回路群に接続
された後にクロック信号発生回路G_3に接続され、ク
ロック信号C_Nが前記論理回路群に接続された後にク
ロック信号発生回路G_1に接続されていることを特徴
とする半導体集積回路。 - (2)クロック信号発生回路群を半導体集積回路の向い
合う第1と第2の辺の近傍に振り分けて配置し、第1の
辺にあるクロック信号発生回路から出力したクロック信
号が二辺の間にある論理回路群を通過した後に第2の辺
にあるクロック信号発生回路に接続するように構成した
ことを特徴とする特許請求の範囲第(1)項記載の半導
体集積回路。 - (3)クロック信号発生回路群を一ケ所に集中して配置
し、第1のクロック信号発生回路から出力されたクロッ
ク信号が論理回路群の内部を縦横に伝わつた後に、元の
クロック信号発生回路に入力され、以下同様にして第N
のクロック信号発生回路より出力されたクロック信号が
論理回路群の内部を縦横に伝わつた後に元のクロック信
号発生回路群にもどり第1のクロック信号発生回路に入
力するように構成したことを特徴とする特許請求の範囲
第(1)項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60285169A JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60285169A JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62143517A true JPS62143517A (ja) | 1987-06-26 |
JP2632512B2 JP2632512B2 (ja) | 1997-07-23 |
Family
ID=17687989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60285169A Expired - Fee Related JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2632512B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6330026U (ja) * | 1986-08-08 | 1988-02-27 | ||
JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
JPH04105139A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | タイミング検証方法 |
JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
-
1985
- 1985-12-18 JP JP60285169A patent/JP2632512B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6330026U (ja) * | 1986-08-08 | 1988-02-27 | ||
JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
JPH04105139A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | タイミング検証方法 |
JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2632512B2 (ja) | 1997-07-23 |
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