JPS62143517A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62143517A JPS62143517A JP60285169A JP28516985A JPS62143517A JP S62143517 A JPS62143517 A JP S62143517A JP 60285169 A JP60285169 A JP 60285169A JP 28516985 A JP28516985 A JP 28516985A JP S62143517 A JPS62143517 A JP S62143517A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- logic circuit
- circuit
- clock
- signal generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多相クロック信号、特に非重複な多相クロッ
ク信号を内部で発生する半導体集積回路に関するもので
ある。
ク信号を内部で発生する半導体集積回路に関するもので
ある。
第４図は従来の一例で、２相の非重複クロック信号発生
回路をもつ半導体集積回路である。
回路をもつ半導体集積回路である。
第４図においてｆＧｌは前記２相非重複クロック信号発
生回路、Ｉ１１〜（５）は２相非事複クロツクにより動
作する論理回路群ＦＢ、（内部は図示せず）である。捷
だ、前記クロック信号発生回路ｉＧｌにおいて（ＩＮＶ
ｌ、２ｘｔａ）は反転型論理回路、（Ｎ。
生回路、Ｉ１１〜（５）は２相非事複クロツクにより動
作する論理回路群ＦＢ、（内部は図示せず）である。捷
だ、前記クロック信号発生回路ｉＧｌにおいて（ＩＮＶ
ｌ、２ｘｔａ）は反転型論理回路、（Ｎ。
ＲＬ２）はＮＯＲ型論理回路である。
次に動作について説明する。２相の非重複クロック信号
発生回路ｉＧｌは２つのＮＯＲ型論理回路（ＮＯＲ１２
）によるＲＳフリップ７０ツブ構成で反転型論理回路（
工Ｎｖ２３．。）はバッファ機能をさせるものである。
発生回路ｉＧｌは２つのＮＯＲ型論理回路（ＮＯＲ１２
）によるＲＳフリップ７０ツブ構成で反転型論理回路（
工Ｎｖ２３．。）はバッファ機能をさせるものである。
今、端子（１０１）よりクロック入力信号ＯＬＫが入力
され、クロック信号発生回路ｆＧｌの端子（２＋１ 、
＋２２に出力されるクロック信号音それぞれＣ１，０
２とする。前記クロック信号発生回路（Ｇｌにおいて、
前記クロック入力信号ＣＬＫのＬ〃から１′Ｈ〃への変
化が信号線（１１）を介してＮＯＲ型論理回路（’ＮＯ
Ｒ＋）に伝わることにより前記ＮＯＲ型論理回路（ＮＯ
Ｒｒ）の出力、すなわちクロック信号Ｃ１が“Ｈ〃から
” Ｌ”へ変化する。前記クロック信号Ｃ１のＨ〃から
“Ｌ〃への変化が信号線（１３）を介してＮＯＲ型論理
回路（Ｎ０Ｒｉ ）に伝わることにより前記ＮＯＲ型論
理回路ＣＮＯ＆ ）の出力、すなわちクロック信号Ｃ２
が”Ｌ”からＨ〃へと変化する。次に、前記クロック入
力信号ＣＬＫの（Ｌ Ｈ１１から“Ｌ〃への変化が信号
線（ｌｌｌ’に介して反転型論理回路（ＩＮＶｒ）に伝
えられ前記反転型論理回路（ＩＮＶｒ）により発生する
前記クロック入力信号の反転信号ＣＬＫが“Ｊ、 ｌ）
から“ＨＪ）へ変化し、前記反転型論理回路（ＩＮＶｒ
）の出力の“Ｌ〃からＨ〃への変化がＮＯＲ型論理回路
（Ｎ ＯＲｓ ）に伝えられ前記ＮＯＲ型論理回路（Ｎ
ＯＲ２）の出力、すなわちクロック信号０２のＨ〃か
らＬ〃へ変化する。前記クロック信号ＯＱのＨ〃からＬ
〃への変化が信号線０２）を介してＮ ＯＲ梨論理回ｆ
＠ （Ｎ ＯＲｒ ）に伝わることによりクロック信号
Ｃ１がＬ〃からＨ〃に変化する。
され、クロック信号発生回路ｆＧｌの端子（２＋１ 、
＋２２に出力されるクロック信号音それぞれＣ１，０
２とする。前記クロック信号発生回路（Ｇｌにおいて、
前記クロック入力信号ＣＬＫのＬ〃から１′Ｈ〃への変
化が信号線（１１）を介してＮＯＲ型論理回路（’ＮＯ
Ｒ＋）に伝わることにより前記ＮＯＲ型論理回路（ＮＯ
Ｒｒ）の出力、すなわちクロック信号Ｃ１が“Ｈ〃から
” Ｌ”へ変化する。前記クロック信号Ｃ１のＨ〃から
“Ｌ〃への変化が信号線（１３）を介してＮＯＲ型論理
回路（Ｎ０Ｒｉ ）に伝わることにより前記ＮＯＲ型論
理回路ＣＮＯ＆ ）の出力、すなわちクロック信号Ｃ２
が”Ｌ”からＨ〃へと変化する。次に、前記クロック入
力信号ＣＬＫの（Ｌ Ｈ１１から“Ｌ〃への変化が信号
線（ｌｌｌ’に介して反転型論理回路（ＩＮＶｒ）に伝
えられ前記反転型論理回路（ＩＮＶｒ）により発生する
前記クロック入力信号の反転信号ＣＬＫが“Ｊ、 ｌ）
から“ＨＪ）へ変化し、前記反転型論理回路（ＩＮＶｒ
）の出力の“Ｌ〃からＨ〃への変化がＮＯＲ型論理回路
（Ｎ ＯＲｓ ）に伝えられ前記ＮＯＲ型論理回路（Ｎ
ＯＲ２）の出力、すなわちクロック信号０２のＨ〃か
らＬ〃へ変化する。前記クロック信号ＯＱのＨ〃からＬ
〃への変化が信号線０２）を介してＮ ＯＲ梨論理回ｆ
＠ （Ｎ ＯＲｒ ）に伝わることによりクロック信号
Ｃ１がＬ〃からＨ〃に変化する。
すなわち、クロック入力信号ＣＬＫが” Ｌ ”から”
Ｈｎ Ｋ変化することによりクロック信号Ｃ１がＨ〃
から” Ｌ ｕへ変化し、それによりクロック信号０２
かＬ〃からＨ〃へ変化する。
Ｈｎ Ｋ変化することによりクロック信号Ｃ１がＨ〃
から” Ｌ ｕへ変化し、それによりクロック信号０２
かＬ〃からＨ〃へ変化する。
またクロック入力信号Ｃ１’、ＫがＨ〃から“Ｌ〃に変
化しクロック入力信号の反転信号ＣＬＫが１′Ｌ〃から
Ｉｔ Ｈｌ） ｆ（変化することによりクロック信号Ｃ
２がＨ〃からｌ Ｌ ７７に変化し、それによりクロッ
ク信号０１かＬ〃からＨ〃へ変化する。このため、端子
ｔ２＋１ 、 ＋２２におけるクロック信号０１．０２
は非重初である。すなわち、この例ではクロック信号Ｃ
１と０２のＨ〃が同時にかさならないといつは味での非
重複である。
化しクロック入力信号の反転信号ＣＬＫが１′Ｌ〃から
Ｉｔ Ｈｌ） ｆ（変化することによりクロック信号Ｃ
２がＨ〃からｌ Ｌ ７７に変化し、それによりクロッ
ク信号０１かＬ〃からＨ〃へ変化する。このため、端子
ｔ２＋１ 、 ＋２２におけるクロック信号０１．０２
は非重初である。すなわち、この例ではクロック信号Ｃ
１と０２のＨ〃が同時にかさならないといつは味での非
重複である。
第５図は第４図のタイミングを表わした図で、（Ｃニー
２□） 、（Ｃ，，２）は端子３１）、鴨でのクロック
信号０１ 、０２をそれぞれ示し、（Ｃニー（１） ）
ｌ （Ｃ１１−１１２）は端子（ｏｘ）、（ｘｌｇ）で
のクロック信号ＯＲ、０２をそれぞれ示す。
２□） 、（Ｃ，，２）は端子３１）、鴨でのクロック
信号０１ 、０２をそれぞれ示し、（Ｃニー（１） ）
ｌ （Ｃ１１−１１２）は端子（ｏｘ）、（ｘｌｇ）で
のクロック信号ＯＲ、０２をそれぞれ示す。
前記クロック信号Ｃ１および０２ （ｄ信号線０υ。
に）を介して、それぞれ（１）〜（６１の論理回路群Ｆ
Ｂに伝えられる。
Ｂに伝えられる。
従来の多相の非重複クロック信号発生回路は以上のよう
に構成されているので第す図のタイミング図に示すよう
に、クロック信号発生回路ｆＧＩの出力端子（２１１、
（２２においてクロック信号０１及びＯＱが非重複時間
’ＩＮｏＮｏｖｇｎがあるのに、信号線６υ、■のよう
な経路を通過し、例えばＩＩ＋の論理回路群ＦＢｘにお
けるクロック信号０１及び０２の入力端子（（１））及
び（１１２）ＶＣおけるクロック信号Ｃニー００、とＣ
２−１１２とが、論理回路群のもつ入力容量や信号線の
もつ抵抗成分と容量成分による遅延時間Ｔｄ （ｉｌｌ
） 、’ｌ’、１ ｏ工２．の影響や波形のなまりに
より、クロック信号の重複時間ＴｏｖｒＲｆ生ずるとい
う問題点があった。
に構成されているので第す図のタイミング図に示すよう
に、クロック信号発生回路ｆＧＩの出力端子（２１１、
（２２においてクロック信号０１及びＯＱが非重複時間
’ＩＮｏＮｏｖｇｎがあるのに、信号線６υ、■のよう
な経路を通過し、例えばＩＩ＋の論理回路群ＦＢｘにお
けるクロック信号０１及び０２の入力端子（（１））及
び（１１２）ＶＣおけるクロック信号Ｃニー００、とＣ
２−１１２とが、論理回路群のもつ入力容量や信号線の
もつ抵抗成分と容量成分による遅延時間Ｔｄ （ｉｌｌ
） 、’ｌ’、１ ｏ工２．の影響や波形のなまりに
より、クロック信号の重複時間ＴｏｖｒＲｆ生ずるとい
う問題点があった。
この例では端子（２）から端子（１１２）の信号経路は
、端子体Ｉ）から端子（（１））までの信号経路より抵
抗成分や容量成分が多いので、端子（１１２１）での信
号の遅れや波形のなｔｂが端子（（１））のそれよりも
大きい。
、端子体Ｉ）から端子（（１））までの信号経路より抵
抗成分や容量成分が多いので、端子（１１２１）での信
号の遅れや波形のなｔｂが端子（（１））のそれよりも
大きい。
この発明はこのような問題点を解決するためになされた
もので、半導体集積回路の中のどの論理回路群にも多相
非重複クロック信号が入力される半導体集積回Ｆｊ１１
を得ること全目的とする。
もので、半導体集積回路の中のどの論理回路群にも多相
非重複クロック信号が入力される半導体集積回Ｆｊ１１
を得ること全目的とする。
この発明ＶＣ係る半導体集積回路は、どの論理回路群に
おいても多相非重複クロック信号を供給されるように、
遅延を生ずる信号経路を考慮に入れて配置 、配線した
ものである。
おいても多相非重複クロック信号を供給されるように、
遅延を生ずる信号経路を考慮に入れて配置 、配線した
ものである。
との発明におけるクロック信号発生回路は、全ての論理
回路群に多柑非直複クロック信号を供給する。
回路群に多柑非直複クロック信号を供給する。
第１図にこの発明の一実施例を示す。第１図において、
（Ｇｌ）はクロツク信号０１ヲ発生する回路、（Ｇａ）
Ｉｒｉクロック信号０２ヲ発生する回路、（ＮＯＲ工、
）はＮＯＩ！論理回路、（工ＮｖＬ２１ｔ１５）はけ反
転型論理回路、（１１〜（５）は２相非重複クロック信
号により動作する論理回路群ＦＢ（内部は図示せず）、
ＣＬＫはクロック入力信号である。
（Ｇｌ）はクロツク信号０１ヲ発生する回路、（Ｇａ）
Ｉｒｉクロック信号０２ヲ発生する回路、（ＮＯＲ工、
）はＮＯＩ！論理回路、（工ＮｖＬ２１ｔ１５）はけ反
転型論理回路、（１１〜（５）は２相非重複クロック信
号により動作する論理回路群ＦＢ（内部は図示せず）、
ＣＬＫはクロック入力信号である。
前記クロック信号０１及び０２の発生回路（Ｇ１）。
（Ｇ２ ） ニオケルＮ ＯＲ型論理回路（ＮＯＲｔ
） 、 （Ｎ。
） 、 （Ｎ。
Ｒ鵞）ばＲＳフリップ７０ツブ構成をなし、（ＩＮｖ２
３） 、 （ＩＮＶ、Ｌ、 ）はそれぞれクロック信号
Ｃ１及びＣ２の出力バッファの機能金な丁。また、前記
クロック信号０１及び０２の発生回路（Ｇ１）及び（Ｇ
２）ｉ第１図に示すように集積回路の対辺にそれぞれ配
置し、クロック信号０１の出力が信号線０υの考えられ
る最長の経路を通過してＮＯＲ型論理回％ ＣＮ ＯＲ
官）のひとつの入力に入力されるようＶＣＩ、、同様に
クロック信号０２の出力が信号線に）の考えられうる最
長の経路を通過してＮＯＲ型論理回路（Ｎ ＯＲ＋ ）
の入力のひとつに入力されるようにする。壕だ、クロッ
ク信号０１，０２は信号線０υ、■全弁して（１）〜（
６）の論理回路群に供供される。
３） 、 （ＩＮＶ、Ｌ、 ）はそれぞれクロック信号
Ｃ１及びＣ２の出力バッファの機能金な丁。また、前記
クロック信号０１及び０２の発生回路（Ｇ１）及び（Ｇ
２）ｉ第１図に示すように集積回路の対辺にそれぞれ配
置し、クロック信号０１の出力が信号線０υの考えられ
る最長の経路を通過してＮＯＲ型論理回％ ＣＮ ＯＲ
官）のひとつの入力に入力されるようＶＣＩ、、同様に
クロック信号０２の出力が信号線に）の考えられうる最
長の経路を通過してＮＯＲ型論理回路（Ｎ ＯＲ＋ ）
の入力のひとつに入力されるようにする。壕だ、クロッ
ク信号０１，０２は信号線０υ、■全弁して（１）〜（
６）の論理回路群に供供される。
次Ｖにの回路の動作について説明する。クロック入力信
号ＣＬＫのｔｇ Ｌ））から” Ｈ’）の変化が信号線
（１１）を介してＮＯＲ型論理回路（ＮＯＲｔ）に伝え
られることにより前記ＮＯＲ型論理回路（ＮＯＲｔ）の
出力、すなわちクロック信号Ｃ１が１′Ｈ〃からＩｔ
ＬＨに変化する。この変化が信号線０乃の考えうる最長
の経路を通過しＮＯＲ型論理回路（Ｎ ＯＲ１）の出力
、すなわちクロック信号０２がＩｔ Ｌ ｊ）からＨ〃
に変化する。次ＶＣ、クロック入力信号ＣＬＫが１１Ｈ
〃から１１Ｌ〃に変化し反転型論理回路（ＩＮＶ＋）に
より発生するクロック入力信号の反転信号ＣＬＫの”
Ｌ ’ＪからＨ〃への変化が信号線α４１を介してＮＯ
Ｒ型論理回路（Ｎ ＯＲｓ ）に伝えられ前記ＮＯＲ型
論理回路（Ｎ ＯＲｓ ）の出力、すなわちクロック信
号ＯＱが“Ｈ”から（ｔ Ｌ Ｈへ変化する。前記クロ
ック信号Ｃ２の′Ｈ〃からＬ〃への変化が信号線に）の
考えつる最長の経路を経てＮＯＲ型論理回路（Ｎ ＯＲ
＋ ）に伝えられ前記ＮＯＲ型論理回路（ＮＯＲｔ）の
出力、すなわちクロック信号０１が１１Ｌ〃から“Ｈ〃
へ変化する。
号ＣＬＫのｔｇ Ｌ））から” Ｈ’）の変化が信号線
（１１）を介してＮＯＲ型論理回路（ＮＯＲｔ）に伝え
られることにより前記ＮＯＲ型論理回路（ＮＯＲｔ）の
出力、すなわちクロック信号Ｃ１が１′Ｈ〃からＩｔ
ＬＨに変化する。この変化が信号線０乃の考えうる最長
の経路を通過しＮＯＲ型論理回路（Ｎ ＯＲ１）の出力
、すなわちクロック信号０２がＩｔ Ｌ ｊ）からＨ〃
に変化する。次ＶＣ、クロック入力信号ＣＬＫが１１Ｈ
〃から１１Ｌ〃に変化し反転型論理回路（ＩＮＶ＋）に
より発生するクロック入力信号の反転信号ＣＬＫの”
Ｌ ’ＪからＨ〃への変化が信号線α４１を介してＮＯ
Ｒ型論理回路（Ｎ ＯＲｓ ）に伝えられ前記ＮＯＲ型
論理回路（Ｎ ＯＲｓ ）の出力、すなわちクロック信
号ＯＱが“Ｈ”から（ｔ Ｌ Ｈへ変化する。前記クロ
ック信号Ｃ２の′Ｈ〃からＬ〃への変化が信号線に）の
考えつる最長の経路を経てＮＯＲ型論理回路（Ｎ ＯＲ
＋ ）に伝えられ前記ＮＯＲ型論理回路（ＮＯＲｔ）の
出力、すなわちクロック信号０１が１１Ｌ〃から“Ｈ〃
へ変化する。
第８図は上記の動作を示したタイミング図である。
ＣＬＫはクロック入力信号、Ｃ１−２□、Ｃ２−２２Ｉ
／′ｉ＠Ｅｉ１１． （２ｉにおけるクロック信号０１
ｌＯＱ、 Ｃｌ−１ｘ、ＣＱ −１１２は端子（（１
））、（（１）１１）におけるクロック信号０１ 、
Ｏｐ ｆ示す。第２図に示されるように、クロック信号
０１．０２の発生ｆ／（： １ｍ ｅ ｍ Ｇ（υ、に
）の経路の遅延Ｔｄ（＋５１） 、 Ｔａ（３ｇ）全考
慮に入れているために、端子（（１））及び端子（１１
ｇ）に入力されるクロック信号Ｃニーｉｌｌ Ｉ Ｃ１
１−（１）１が端子（２１）及び端子（財）に現われる
クロック信号Ｃニー２□Ｉｃ２−２２に対して’ｌ［’
ｄ（（１）） 、 Ｔ（１（ｘ１２）の遅れが出ても、
非重複な時間ＴＨｏｉｏｖｍａが生ずる。
／′ｉ＠Ｅｉ１１． （２ｉにおけるクロック信号０１
ｌＯＱ、 Ｃｌ−１ｘ、ＣＱ −１１２は端子（（１
））、（（１）１１）におけるクロック信号０１ 、
Ｏｐ ｆ示す。第２図に示されるように、クロック信号
０１．０２の発生ｆ／（： １ｍ ｅ ｍ Ｇ（υ、に
）の経路の遅延Ｔｄ（＋５１） 、 Ｔａ（３ｇ）全考
慮に入れているために、端子（（１））及び端子（１１
ｇ）に入力されるクロック信号Ｃニーｉｌｌ Ｉ Ｃ１
１−（１）１が端子（２１）及び端子（財）に現われる
クロック信号Ｃニー２□Ｉｃ２−２２に対して’ｌ［’
ｄ（（１）） 、 Ｔ（１（ｘ１２）の遅れが出ても、
非重複な時間ＴＨｏｉｏｖｍａが生ずる。
上記の例のようにクロック信号発生回路を（Ｇｌ）。
（Ｇ２）のように対辺ＶＣ置かずに一ケ所に配置Ｆ７シ
て信号Ｗｔａ＞、（至）を再びクロレフ信号発生回路に
もどしてもよい。
て信号Ｗｔａ＞、（至）を再びクロレフ信号発生回路に
もどしてもよい。
第８図にクロック信号発生回路を一ケ所に配性した例を
示す。第８図において＋Ｇｌは前記クロック信号発生回
路である。
示す。第８図において＋Ｇｌは前記クロック信号発生回
路である。
捷た、上記の例でクロック入力信号ＣＬＫの” Ｈ’）
と“Ｌ〃の時間の比が１＝１であったがこれ以外の比で
もよい。ブた、クロック入力信号全半導体集績回路中で
発生させてもよく、クロック入力信号は２つ以上あって
もよい。
と“Ｌ〃の時間の比が１＝１であったがこれ以外の比で
もよい。ブた、クロック入力信号全半導体集績回路中で
発生させてもよく、クロック入力信号は２つ以上あって
もよい。
〔発明の効果〕
以上のように、この発明によればＣ１〜ＣＮのクロック
信号発生に、それぞれのクロック信号線の遅延を考慮に
入れたので、半導体集積回路中のどの論理回路群にも多
層重複クロック信号全入力することができる効果がある
。
信号発生に、それぞれのクロック信号線の遅延を考慮に
入れたので、半導体集積回路中のどの論理回路群にも多
層重複クロック信号全入力することができる効果がある
。
第１図は本発明の一実施例による半導体集積回路を示す
図であり、（Ｇ１）、（Ｇ２）はクロック信号発生回路
である。また、；ｇ２図は第１図に係るクロック信号の
タイミング図であり、（Ｃ１−２□）、 （Ｃ，２２）
Ｆｉ端子ｇｅｌ 、 ａ２にオケルクａ ｙりｍ号ＣＪ
１．０２、（Ｃニー（１）） １（ＣＩ！−４１２）
”端子（（１）） 、 （１１２）におけるクロック信
号Ｃ１、０２、（Ｔｄ（３１） ｌ（”ｄ（３Ｂ）は信
号線６υ、＠の経路をクロック信号全通過したときの遅
延、（ＴｕｏＭｏｖａｎ ） ｔｒｉ非瑣複時間全示す
。 第８図はこの発明の他の実施例による半導体集積回路で
あり、（Ｇ）は−ケ所に配ｔｄＬ ２’ｖクロック信号
発生回路を示す。第４図は従来の多相非亜僚りロック１
Ｍ号金内部で発生する半導体集積回路であり、第５図は
第４図ＶＣ係るクロック信号のタイミング図である。 なお、図中、同一符号は同一またけ相当部分を示す。
図であり、（Ｇ１）、（Ｇ２）はクロック信号発生回路
である。また、；ｇ２図は第１図に係るクロック信号の
タイミング図であり、（Ｃ１−２□）、 （Ｃ，２２）
Ｆｉ端子ｇｅｌ 、 ａ２にオケルクａ ｙりｍ号ＣＪ
１．０２、（Ｃニー（１）） １（ＣＩ！−４１２）
”端子（（１）） 、 （１１２）におけるクロック信
号Ｃ１、０２、（Ｔｄ（３１） ｌ（”ｄ（３Ｂ）は信
号線６υ、＠の経路をクロック信号全通過したときの遅
延、（ＴｕｏＭｏｖａｎ ） ｔｒｉ非瑣複時間全示す
。 第８図はこの発明の他の実施例による半導体集積回路で
あり、（Ｇ）は−ケ所に配ｔｄＬ ２’ｖクロック信号
発生回路を示す。第４図は従来の多相非亜僚りロック１
Ｍ号金内部で発生する半導体集積回路であり、第５図は
第４図ＶＣ係るクロック信号のタイミング図である。 なお、図中、同一符号は同一またけ相当部分を示す。
Claims (3)
- （１）第１及び第２の電位の信号を作るＮ個のクロック
信号発生回路群Ｇ＿１〜Ｇ＿Ｎからそれぞれひとつづつ
合計Ｎ個のクロック信号Ｃ＿１〜Ｃ＿Ｎが順次第１の電
位になるように出力され、クロック信号に従つて動作す
べく構成されている論理回路群に前記クロック信号が接
続されている半導体集積回路において、クロック信号発
生回路Ｇ＿１より出力されるクロック信号Ｃ＿１がそれ
につづくクロック信号Ｃ＿２を出力するクロック信号発
生回路Ｇ＿２よりも先に前記論理回路群に接続された後
前記クロック信号発生回路Ｇ＿２に接続され、前記クロ
ック信号発生回路Ｇ＿２ではクロック信号Ｃ＿１の変化
によりクロック信号Ｃ＿２を出力するように構成され、
以下同様にクロック信号Ｃ＿２が前記論理回路群に接続
された後にクロック信号発生回路Ｇ＿３に接続され、ク
ロック信号Ｃ＿Ｎが前記論理回路群に接続された後にク
ロック信号発生回路Ｇ＿１に接続されていることを特徴
とする半導体集積回路。 - （２）クロック信号発生回路群を半導体集積回路の向い
合う第１と第２の辺の近傍に振り分けて配置し、第１の
辺にあるクロック信号発生回路から出力したクロック信
号が二辺の間にある論理回路群を通過した後に第２の辺
にあるクロック信号発生回路に接続するように構成した
ことを特徴とする特許請求の範囲第（１）項記載の半導
体集積回路。 - （３）クロック信号発生回路群を一ケ所に集中して配置
し、第１のクロック信号発生回路から出力されたクロッ
ク信号が論理回路群の内部を縦横に伝わつた後に、元の
クロック信号発生回路に入力され、以下同様にして第Ｎ
のクロック信号発生回路より出力されたクロック信号が
論理回路群の内部を縦横に伝わつた後に元のクロック信
号発生回路群にもどり第１のクロック信号発生回路に入
力するように構成したことを特徴とする特許請求の範囲
第（１）項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285169A JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285169A JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143517A true JPS62143517A (ja) | 1987-06-26 |
| JP2632512B2 JP2632512B2 (ja) | 1997-07-23 |
Family
ID=17687989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285169A Expired - Fee Related JP2632512B2 (ja) | 1985-12-18 | 1985-12-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632512B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330026U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPH04105139A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | タイミング検証方法 |
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
-
1985
- 1985-12-18 JP JP60285169A patent/JP2632512B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330026U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPH04105139A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | タイミング検証方法 |
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2632512B2 (ja) | 1997-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20030011697A (ko) | 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 | |
| KR100435349B1 (ko) | 병렬처리장치와이를포함하는디지털오디오신호처리장치및방법 | |
| JPS62143517A (ja) | 半導体集積回路 | |
| US6466074B2 (en) | Low skew minimized clock splitter | |
| JPH0629799A (ja) | パルス列発生回路 | |
| JPS63286781A (ja) | 回路の試験方法 | |
| JPS6017119B2 (ja) | 人工残響装置 | |
| JPH04239816A (ja) | 双方向入出力信号分離回路 | |
| US5303365A (en) | Clock generation in a multi-chip computer system | |
| JP2004259285A (ja) | クロックツリー合成装置及び方法 | |
| JPH01295518A (ja) | 半導体集積遅延回路 | |
| JP2624142B2 (ja) | スキャンテスト用クロック発生回路 | |
| JPH0242814A (ja) | 半導体集積回路 | |
| JPH04150612A (ja) | 半導体集積回路 | |
| KR100253181B1 (ko) | 다중 클럭신호 발생회로 | |
| JPS61261918A (ja) | クロツクパルスの位相調整方法 | |
| JPH01220555A (ja) | 半導体集積回路 | |
| JPS6160456B2 (ja) | ||
| JPH04326617A (ja) | 信号切替回路 | |
| JPS63231794A (ja) | 制御信号発生回路 | |
| JPH0257990A (ja) | Ｌｓｉテスト回路 | |
| JPS60249415A (ja) | パルス発生回路 | |
| JPS6194151A (ja) | パリテイチエツク回路 | |
| GB1265798A (ja) | ||
| JPH01166968A (ja) | 論理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |