JPS62141780A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62141780A JPS62141780A JP28462585A JP28462585A JPS62141780A JP S62141780 A JPS62141780 A JP S62141780A JP 28462585 A JP28462585 A JP 28462585A JP 28462585 A JP28462585 A JP 28462585A JP S62141780 A JPS62141780 A JP S62141780A
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- drain
- resist
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、さらに詳しく
ｌよ、リセス構造を有するＧａＡｓ−ＦＥＴのソース・
ドレイン間隔を短縮してゲート長を微細化するようにし
た半導体装置の製造方法の改良に係るものである。
ｌよ、リセス構造を有するＧａＡｓ−ＦＥＴのソース・
ドレイン間隔を短縮してゲート長を微細化するようにし
た半導体装置の製造方法の改良に係るものである。
従来例によるこの種のＧａＡｓ−ＦＥＴの装置構成の概
要を第２図に、また同上要部構造の詳細を第３図に示す
。
要を第２図に、また同上要部構造の詳細を第３図に示す
。
すなわち、これらの第２図および第３図において、従来
例でのＧａＡｓ−ＦＥＴは、半絶縁性Ｇａ１ｇ基板１の
ｎ形活性層２上に、写真製版およびリフトオフ法によっ
てソース３ａおよびドレイン３ｂの各オーミック電極を
形成させ、ついで再度、写真製版によってゲート形成用
のレジスト５を形成したのち、このレジスト５をエツチ
ングマスクとして、ソース・ドレイン間抵抗の低減、お
よびゲート耐圧の増加による信頼性向上を目的とすると
ころの、いわゆるリセスと称される凹部形成のためのＧ
ａＡｓ基板１のエツチングをなし、ざらにＡｎなとのゲ
ート金属８を蒸着させ、その後、レジスト５と共に同ゲ
ート金属の不要部分６ａを、リフトオフ法により除去し
て工程を進めるのである。
例でのＧａＡｓ−ＦＥＴは、半絶縁性Ｇａ１ｇ基板１の
ｎ形活性層２上に、写真製版およびリフトオフ法によっ
てソース３ａおよびドレイン３ｂの各オーミック電極を
形成させ、ついで再度、写真製版によってゲート形成用
のレジスト５を形成したのち、このレジスト５をエツチ
ングマスクとして、ソース・ドレイン間抵抗の低減、お
よびゲート耐圧の増加による信頼性向上を目的とすると
ころの、いわゆるリセスと称される凹部形成のためのＧ
ａＡｓ基板１のエツチングをなし、ざらにＡｎなとのゲ
ート金属８を蒸着させ、その後、レジスト５と共に同ゲ
ート金属の不要部分６ａを、リフトオフ法により除去し
て工程を進めるのである。
こ−で、一般的にＧａＡｓ−ＦＥＴの高性能化のために
は、第３図に見られるところの、ゲート長Ｌｇの短縮、
ソース・ドレイン間の抵抗Ｒｓｄ 、とりわけソース・
ゲート間の抵抗Ｒｓｇの低減、およびゲート耐圧の増加
が必要である。
は、第３図に見られるところの、ゲート長Ｌｇの短縮、
ソース・ドレイン間の抵抗Ｒｓｄ 、とりわけソース・
ゲート間の抵抗Ｒｓｇの低減、およびゲート耐圧の増加
が必要である。
そしてこれらのうち、ゲート長Ｌｇの短縮については、
従来の写真製版法による場合、Ｑ、４ＩＬｍ程度が限界
であり、またソース・ドレイン間抵抗１？ｓｄ 。
従来の写真製版法による場合、Ｑ、４ＩＬｍ程度が限界
であり、またソース・ドレイン間抵抗１？ｓｄ 。
特にソース・ゲート間抵抗Ｒｓｇの低減、およびゲート
耐圧の向上には、リセス構造の採用が不可欠であるとさ
れ、かつこのソース・ドレイン間抵抗Ｒｓｄ、特にソー
ス・ゲート間抵抗Ｒｓｇの低減のためには、ソース−ド
レイン間隔Ｌａｄ、特にソース・ゲート間隔Ｌｓｇの短
縮が重要である。
耐圧の向上には、リセス構造の採用が不可欠であるとさ
れ、かつこのソース・ドレイン間抵抗Ｒｓｄ、特にソー
ス・ゲート間抵抗Ｒｓｇの低減のためには、ソース−ド
レイン間隔Ｌａｄ、特にソース・ゲート間隔Ｌｓｇの短
縮が重要である。
しかしながら、前記従来例方法の場合にあっては、ソー
ス・ドレイン形成後になされるゲート形成用のマスク合
せ精度によって、このソース会ドレイン間隔Ｌｓｄを余
り短縮できないため、現状では、およそ３ｐｍ程度でし
かなく、このようにゲート長Ｌｇ、およびソース・ドレ
イン間隔Ｌｓｄの短縮については、この従来例方法によ
る限り、それぞれにはぐ限界に達していて、ＧａＡｓ−
ＦＥＴの高性能化を図る上で問題となるものであった。
ス・ドレイン形成後になされるゲート形成用のマスク合
せ精度によって、このソース会ドレイン間隔Ｌｓｄを余
り短縮できないため、現状では、およそ３ｐｍ程度でし
かなく、このようにゲート長Ｌｇ、およびソース・ドレ
イン間隔Ｌｓｄの短縮については、この従来例方法によ
る限り、それぞれにはぐ限界に達していて、ＧａＡｓ−
ＦＥＴの高性能化を図る上で問題となるものであった。
この発明方法は従来方法でのこのような問題点を改善さ
せるためになされたものであって、その目的とするとこ
ろは、ＧａＡｓ−ＦＥＴにおけるゲート長Ｌｇ、および
ソース・ドレイン間隔ＬＳｄの短縮を容易になし得る半
導体装置の製造方法を提供することである。
せるためになされたものであって、その目的とするとこ
ろは、ＧａＡｓ−ＦＥＴにおけるゲート長Ｌｇ、および
ソース・ドレイン間隔ＬＳｄの短縮を容易になし得る半
導体装置の製造方法を提供することである。
前記目的を達成するため、この発明方法では、基板の活
性層上にソース、ドレイン形成のためのレジストを形成
し、このレジストをエツチングマスクにして活性層をエ
ツチングし、各エツチング部分にソース、およびドレイ
ンをオーミック形成させ、またソース、ドレインを含ん
で各エツチング部分をレジストにより埋め込むと共に、
埋め込まれた各レジストをエツチングマスクにして、リ
セス溝を掘り込んでゲートを形成させるようにしたもの
である。
性層上にソース、ドレイン形成のためのレジストを形成
し、このレジストをエツチングマスクにして活性層をエ
ツチングし、各エツチング部分にソース、およびドレイ
ンをオーミック形成させ、またソース、ドレインを含ん
で各エツチング部分をレジストにより埋め込むと共に、
埋め込まれた各レジストをエツチングマスクにして、リ
セス溝を掘り込んでゲートを形成させるようにしたもの
である。
すなわち、この発明方法では、活性層上にまずソース、
ドレイン形成のためのレジストを形成した上で、このレ
ジストをエツチングマスクにしてエツチングし、各エツ
チング部分にソース、ドレインをオーミック形成させる
ので、ソース、ドレイン形成後に、あらためてゲート形
成のためのマスク合せをしなくて済み、このためにソー
ス・ドレイン間隔を短縮でき、またソース、ドレインを
含めて各エツチング部分をレジストにより埋め込み、か
つ埋め込まれた各レジストをエツチングマスクに、リセ
ス溝を掘り込んでゲートを形成させることから、リセス
溝掘り込み時のサイドエッチ量の制御によるのみで、ゲ
ート長を短縮できるのである。
ドレイン形成のためのレジストを形成した上で、このレ
ジストをエツチングマスクにしてエツチングし、各エツ
チング部分にソース、ドレインをオーミック形成させる
ので、ソース、ドレイン形成後に、あらためてゲート形
成のためのマスク合せをしなくて済み、このためにソー
ス・ドレイン間隔を短縮でき、またソース、ドレインを
含めて各エツチング部分をレジストにより埋め込み、か
つ埋め込まれた各レジストをエツチングマスクに、リセ
ス溝を掘り込んでゲートを形成させることから、リセス
溝掘り込み時のサイドエッチ量の制御によるのみで、ゲ
ート長を短縮できるのである。
以下この発明に係る半導体装置の製造方法の一実施例に
つき、第１図（ａ）ないしくｆ）を参照して詳細に説明
する。
つき、第１図（ａ）ないしくｆ）を参照して詳細に説明
する。
これらの第１図（ａ）ないしくｆ）はこの実施例による
ＧａＡｓ−ＦＥＴの製造方法を工程順に示しており、こ
の実施例方法においては、半絶縁性ＧａＡｓ基板１１の
ｎ形活性Ｎ１２上に、写真製版法で得たソース。
ＧａＡｓ−ＦＥＴの製造方法を工程順に示しており、こ
の実施例方法においては、半絶縁性ＧａＡｓ基板１１の
ｎ形活性Ｎ１２上に、写真製版法で得たソース。
ドレイン形成のためのレジスト１３を用い、このレジス
ト１３をエツチングマスクとして、前記ｎ形活性層１２
を選択的にエツチングした後、これらの全面にオーミッ
ク電極層１４を蒸着させて、エツチングされたそれぞれ
の部分１２ａ、１２ｂに、ソース１４ａおよびドレイン
１４ｂを形成させ（第１図（ａ）） 、ついでリフトオ
フ法により、前記レジスト１３と共に不要なオーミック
電極Ｎ１４部分を除去し、かつこれらの全面にレジスＨ
５を形成して一旦、平坦化する（同図（ｂ））。
ト１３をエツチングマスクとして、前記ｎ形活性層１２
を選択的にエツチングした後、これらの全面にオーミッ
ク電極層１４を蒸着させて、エツチングされたそれぞれ
の部分１２ａ、１２ｂに、ソース１４ａおよびドレイン
１４ｂを形成させ（第１図（ａ）） 、ついでリフトオ
フ法により、前記レジスト１３と共に不要なオーミック
電極Ｎ１４部分を除去し、かつこれらの全面にレジスＨ
５を形成して一旦、平坦化する（同図（ｂ））。
続いて前記レジスト１５の全面をドライエツチングする
ことにより、残されたｎ形活性層１２の表面の頭出しを
行なう、つまり前記ソース１４ａ、ドレイン１４ｂをオ
ーミック形成させた。それぞれのエツチング部分１２ａ
、 １２ｂを、レジスト１５．１５により埋め込んだ
構成としく同図（Ｃ））、この埋め込まれた各レジス）
１５．１５をエツチングマスクにして、再度、ｎ形活
性層１２を選択的にエツチングし、リセス溝１２ｃを掘
り込むが、このときのエツチング量。
ことにより、残されたｎ形活性層１２の表面の頭出しを
行なう、つまり前記ソース１４ａ、ドレイン１４ｂをオ
ーミック形成させた。それぞれのエツチング部分１２ａ
、 １２ｂを、レジスト１５．１５により埋め込んだ
構成としく同図（Ｃ））、この埋め込まれた各レジス）
１５．１５をエツチングマスクにして、再度、ｎ形活
性層１２を選択的にエツチングし、リセス溝１２ｃを掘
り込むが、このときのエツチング量。
つまりリセス溝１２ｃの掘り込み量については、エツチ
ング時にソースφドレイン間に流れる電流値をモニタす
るようにして、同値が所定値になるまで続け、その後、
これらの全面にＡＪｌなどの電極層１６を蒸着させて、
エツチングされた部分、殊に各レジス） １５．１５間
のエツチング部分であるリセス溝１２ｃにゲート金属層
ＩＥｌａを形成させる（同図（ｄ））。
ング時にソースφドレイン間に流れる電流値をモニタす
るようにして、同値が所定値になるまで続け、その後、
これらの全面にＡＪｌなどの電極層１６を蒸着させて、
エツチングされた部分、殊に各レジス） １５．１５間
のエツチング部分であるリセス溝１２ｃにゲート金属層
ＩＥｌａを形成させる（同図（ｄ））。
さらにリフトオフ法によって、前記マスクとしてのレジ
ス）１５．１５と共にその上の不要な電極層１８部分を
除去し、かつゲート部をレジスト１７で覆った上で（同
図（ｅ））、他のエツチング部分での不要な電極層１６
部分をも除去し、併せて素子間分離のために、前記ソー
ス１４ａ、ドレイン１４ｂ対応部以外の前記ｎ形活性層
１２．および半絶縁性ＧａＡｓ基板１１をも部分的かつ
選択的にエツチング除去させるのである（同図０））。
ス）１５．１５と共にその上の不要な電極層１８部分を
除去し、かつゲート部をレジスト１７で覆った上で（同
図（ｅ））、他のエツチング部分での不要な電極層１６
部分をも除去し、併せて素子間分離のために、前記ソー
ス１４ａ、ドレイン１４ｂ対応部以外の前記ｎ形活性層
１２．および半絶縁性ＧａＡｓ基板１１をも部分的かつ
選択的にエツチング除去させるのである（同図０））。
こ−で前記のようにしてＧａＡｓ−ＦＥＴを製造する場
合、ソース番ドレイン間隔Ｌｓｄは、当初になされる写
真製版の解像度にのみ制約を受けるだけであるために、
これをサブミクロンオーダーで形成させることができる
。すなわち、これは、この実施例方法がソース拳ドレイ
ン形成後に、あらためてゲート形成のためのマスク合せ
をなす必要がないからである。そしてまた、ゲート長Ｌ
ｇの大きさについては、ソース・ドレイン形成前でのｎ
形活性層に対するエツチングの際のサイドエッチ量によ
り決定され、常にＬｓｄ＞Ｌｇが成立するもので、この
サイドエッチ量の設定は、エツチング技術としての２例
えばＲＩＥなどのようにサイドエッチ量の少ない手段と
、化学エッチのようにサイドエッチ量の多い手段とを併
用することで、極めて容易に形成制御できるものであり
、さらにこの時のエツチング深さは、工程（Ｃ）でのｎ
形活性層の頭出しを容易にするような量にすれば良く、
従ってサイドエッチ量を多くすることにより、Ｘｇ■オ
ーダー以下のゲート長Ｌｇをも容易に形成し得るのであ
る。
合、ソース番ドレイン間隔Ｌｓｄは、当初になされる写
真製版の解像度にのみ制約を受けるだけであるために、
これをサブミクロンオーダーで形成させることができる
。すなわち、これは、この実施例方法がソース拳ドレイ
ン形成後に、あらためてゲート形成のためのマスク合せ
をなす必要がないからである。そしてまた、ゲート長Ｌ
ｇの大きさについては、ソース・ドレイン形成前でのｎ
形活性層に対するエツチングの際のサイドエッチ量によ
り決定され、常にＬｓｄ＞Ｌｇが成立するもので、この
サイドエッチ量の設定は、エツチング技術としての２例
えばＲＩＥなどのようにサイドエッチ量の少ない手段と
、化学エッチのようにサイドエッチ量の多い手段とを併
用することで、極めて容易に形成制御できるものであり
、さらにこの時のエツチング深さは、工程（Ｃ）でのｎ
形活性層の頭出しを容易にするような量にすれば良く、
従ってサイドエッチ量を多くすることにより、Ｘｇ■オ
ーダー以下のゲート長Ｌｇをも容易に形成し得るのであ
る。
以上詳述したように、この発明方法によれば。
基板の活性層上にまずソース、ドレイン形成のためのレ
ジストを形成し、このレジストをエツチングマスクにし
て活性層をエツチングし、各エツチング部分にソース、
およびドレインをオーミー、り形成させるようにしたか
ら、ソース、ドレイン形成後に、あらためてゲート形成
のためのマスク合せをなす必要がなく、従ってソース書
ドレイン間隔の短縮化が可能となり、またソース、ドレ
インを含んで各エツチング部分をレジストにより埋め込
むと共に、埋め込まれた各レジストをエツチングマスク
にして、リセス溝を掘り込んでゲートを形成させるため
に、リセス溝掘り込み時のサイドエッチ量の制御により
、ゲート長の短縮化も可能になって、結果的にこの種の
ＧａＡｓ−ＦＥＴの高性能化を良好かつ効果的に達成で
き、しかも製造手段自体も比較的簡単で、容易に実施で
きるなどの特長を有するものである。
ジストを形成し、このレジストをエツチングマスクにし
て活性層をエツチングし、各エツチング部分にソース、
およびドレインをオーミー、り形成させるようにしたか
ら、ソース、ドレイン形成後に、あらためてゲート形成
のためのマスク合せをなす必要がなく、従ってソース書
ドレイン間隔の短縮化が可能となり、またソース、ドレ
インを含んで各エツチング部分をレジストにより埋め込
むと共に、埋め込まれた各レジストをエツチングマスク
にして、リセス溝を掘り込んでゲートを形成させるため
に、リセス溝掘り込み時のサイドエッチ量の制御により
、ゲート長の短縮化も可能になって、結果的にこの種の
ＧａＡｓ−ＦＥＴの高性能化を良好かつ効果的に達成で
き、しかも製造手段自体も比較的簡単で、容易に実施で
きるなどの特長を有するものである。
第１図（ａ）ないしくｆ）はこの発明方法の一実施例を
適用したＧａＡｓ−ＦＥＴの製造方法を工程順に示すそ
れぞれ断面図であり、また第２図は同上従来例によるＧ
ａＡｓ−ＦＥＴの概要構成を示す断面図、第３図は同上
要部構造の詳細を示す部分拡大断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２・・・・ｎ形
活性層。 １２ａ 、 １２ｂおよび！２ｃ・・・・エツチング部
分およびリセス溝、１３−−−−レジスト、１４ａ、１
４ｂ・・・・ソース。 ドレイン、１５・・・・レジスト、１６ａ・・・・ケー
ト。 代理人 大 岩 増 雄 第１図 １１：生地ｓｌ主Ｇａｋｌ（東 ｔ４ａｊ４ｂ’ソーズ
井゛ムイン１２ 二ｎガｐ 、９ ’ａ−滑
１５ ： Ｌ ｐ＝スト１３：トシ“ス ｌ
−ｔ６ａ：Ｆｒ”ｌ−第１図 第２図 第３図 手続補正器（自発） Ｂ、ｇ□Ｉ］６１工５イ６Ｅ１
適用したＧａＡｓ−ＦＥＴの製造方法を工程順に示すそ
れぞれ断面図であり、また第２図は同上従来例によるＧ
ａＡｓ−ＦＥＴの概要構成を示す断面図、第３図は同上
要部構造の詳細を示す部分拡大断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２・・・・ｎ形
活性層。 １２ａ 、 １２ｂおよび！２ｃ・・・・エツチング部
分およびリセス溝、１３−−−−レジスト、１４ａ、１
４ｂ・・・・ソース。 ドレイン、１５・・・・レジスト、１６ａ・・・・ケー
ト。 代理人 大 岩 増 雄 第１図 １１：生地ｓｌ主Ｇａｋｌ（東 ｔ４ａｊ４ｂ’ソーズ
井゛ムイン１２ 二ｎガｐ 、９ ’ａ−滑
１５ ： Ｌ ｐ＝スト１３：トシ“ス ｌ
−ｔ６ａ：Ｆｒ”ｌ−第１図 第２図 第３図 手続補正器（自発） Ｂ、ｇ□Ｉ］６１工５イ６Ｅ１
Claims (1)
- リセス構造を有するＧａＡｓ−ＦＥＴの製造方法であつ
て、基板の活性層上にソース、ドレイン形成のためのレ
ジストを形成し、このレジストをエッチングマスクにし
て、活性層をエッチングした後、各エッチング部分にソ
ース、およびドレインを形成させる工程と、前記レジス
トの除去後、ソース、ドレインを含んで各エッチング部
分をレジストにより埋め込むと共に、埋め込まれた各レ
ジストをエッチングマスクにして、リセス溝を掘り込み
、かつリセス溝にゲートを形成させる工程とを、少なく
とも含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28462585A JPS62141780A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28462585A JPS62141780A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62141780A true JPS62141780A (ja) | 1987-06-25 |
Family
ID=17680884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28462585A Pending JPS62141780A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187978A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4975382A (en) * | 1989-05-15 | 1990-12-04 | Rohm Co., Ltd. | Method of making a self-aligned field-effect transistor by the use of a dummy-gate |
| US8602382B2 (en) | 2008-09-09 | 2013-12-10 | Artemis Intelligent Power Limited | Valve assemblies |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617667A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
-
1985
- 1985-12-16 JP JP28462585A patent/JPS62141780A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617667A (ja) * | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187978A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4975382A (en) * | 1989-05-15 | 1990-12-04 | Rohm Co., Ltd. | Method of making a self-aligned field-effect transistor by the use of a dummy-gate |
| US8602382B2 (en) | 2008-09-09 | 2013-12-10 | Artemis Intelligent Power Limited | Valve assemblies |
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