JPS62135220A - 電源スイツチ回路 - Google Patents
電源スイツチ回路Info
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- JPS62135220A JPS62135220A JP61287567A JP28756786A JPS62135220A JP S62135220 A JPS62135220 A JP S62135220A JP 61287567 A JP61287567 A JP 61287567A JP 28756786 A JP28756786 A JP 28756786A JP S62135220 A JPS62135220 A JP S62135220A
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- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体チップの保護に係り、特に、回路のア
ース漏れを検出し欠陥回路への電力を遮断する＠源スイ
ッチ回路に係る。
ース漏れを検出し欠陥回路への電力を遮断する＠源スイ
ッチ回路に係る。
従来の技術
電源とアースとの間の短絡、即ち、電流漏れは、通常、
半導体回路を無効なものにしてしまう。
半導体回路を無効なものにしてしまう。
通常、このような問題を生じたチップは破棄される。然
し乍ら、単一のウェハ上に多数の回路を備えたウェハス
ケール集積（ＷＳＩ）チップでは、単にウェハ上の１つ
の回路が故障したというだけでウェハ全体を破棄しよう
とすることは所望されない。又１回路のサイズにより１
回路の幾つかがその電源とアースとの間で全体的に短絡
するおそれが相当に高くなる。
し乍ら、単一のウェハ上に多数の回路を備えたウェハス
ケール集積（ＷＳＩ）チップでは、単にウェハ上の１つ
の回路が故障したというだけでウェハ全体を破棄しよう
とすることは所望されない。又１回路のサイズにより１
回路の幾つかがその電源とアースとの間で全体的に短絡
するおそれが相当に高くなる。
発明が解決しようとする問題点
電源の短絡が生じた回路部分への電力を、回路の他部分
に影響を及ぼすことなく遮断する方法を提供することが
必要とされている。このようにすれば、回路の一部分に
短絡が生じた場合でも、回路の他部分を使用することが
できる。
に影響を及ぼすことなく遮断する方法を提供することが
必要とされている。このようにすれば、回路の一部分に
短絡が生じた場合でも、回路の他部分を使用することが
できる。
他の使用目的に対し１種々の保護回路が提案されている
。例えば、米国特許第４，０７８，２００号には、短絡
によって生じた過剰な電流から装置を保護する回路が開
示されている。この解決策は、装置への電流を制限する
ものである。然し乍ら、ここに開示された回路は、電流
を遮断するものではない。
。例えば、米国特許第４，０７８，２００号には、短絡
によって生じた過剰な電流から装置を保護する回路が開
示されている。この解決策は、装置への電流を制限する
ものである。然し乍ら、ここに開示された回路は、電流
を遮断するものではない。
米国特許第４，４６３，２７０号では、２つのｊｌｊ圧
の相対振幅の差が検出されるが、これも、短絡が生じた
場合に電流を遮断するものではない。
の相対振幅の差が検出されるが、これも、短絡が生じた
場合に電流を遮断するものではない。
米国特許第４，３２９．６００号には、出力段における
過剰な電力消費を制限する手段を°有した保護回路が開
示されている。出力バッファがオンにされた時、出力電
圧が成る時間内に所望のレベルに到達しなければ、回路
が電源をアースへ短絡し、出力バッファを遮断する。明
らかなように、この保護回路は、電源のアース￥Ｊ、絡
を排除するものではない。
過剰な電力消費を制限する手段を°有した保護回路が開
示されている。出力バッファがオンにされた時、出力電
圧が成る時間内に所望のレベルに到達しなければ、回路
が電源をアースへ短絡し、出力バッファを遮断する。明
らかなように、この保護回路は、電源のアース￥Ｊ、絡
を排除するものではない。
米国特許第４，３５３，１０５号には、過剰な電流流出
を生じるラッチアップを検出する回路が開示されている
。この回路は、チップをオフにし、過剰な電荷を漏出し
、チップを再びオンにする。然し乍ら、この解決策は、
回路部分の短絡についての問題を解決するものではない
。
を生じるラッチアップを検出する回路が開示されている
。この回路は、チップをオフにし、過剰な電荷を漏出し
、チップを再びオンにする。然し乍ら、この解決策は、
回路部分の短絡についての問題を解決するものではない
。
従って、チップ回路の一部分に生じる短絡を検出しそし
てその部分を永久的にオフにする手段を提供する必要が
残されている。
てその部分を永久的にオフにする手段を提供する必要が
残されている。
そこで１本発明の目的は、半導体チップ回路又はその一
部分における電源短絡の存在を検出する回路を提供する
ことである。
部分における電源短絡の存在を検出する回路を提供する
ことである。
本発明の別の目的は、電源からアースへの漏れが存在す
る場合に回路への電力を遮断するような検出回路を提供
することである。
る場合に回路への電力を遮断するような検出回路を提供
することである。
本発明のこれらの目的及び更に別の目的は、添付図面を
参照した以下の詳細な説明より容易に明らかとなろう。
参照した以下の詳細な説明より容易に明らかとなろう。
問題点を解決するための手段
簡単に述べると、本発明によって提供される電源スイッ
チ回路は、回路の一部分において電源からアースへの漏
れを検出しその部分への電力を遮断する。この電源スイ
ッチ回路は、 （、ｌ）入力リセントパルスに応答してスイッチをオン
にする手段と、 （ｂ）スイッチにかかる電圧を感知し、この電圧がプリ
セット限界値より大きいか（この状態は漏れを表わす）
小さいか（この状態は適切に機能する回路部分を表わす
）を判断する手段と、（ｃ）回路部分に漏れの形跡があ
る場合に上記リセットパルスの終了に続いてその回路部
分への電力を遮断しそして回路部分が適切に機能してい
る場合に上記リセットパルスの終了に続いて回路部分へ
の電力を維持するラッチ構成手段とを具備している。
チ回路は、回路の一部分において電源からアースへの漏
れを検出しその部分への電力を遮断する。この電源スイ
ッチ回路は、 （、ｌ）入力リセントパルスに応答してスイッチをオン
にする手段と、 （ｂ）スイッチにかかる電圧を感知し、この電圧がプリ
セット限界値より大きいか（この状態は漏れを表わす）
小さいか（この状態は適切に機能する回路部分を表わす
）を判断する手段と、（ｃ）回路部分に漏れの形跡があ
る場合に上記リセットパルスの終了に続いてその回路部
分への電力を遮断しそして回路部分が適切に機能してい
る場合に上記リセットパルスの終了に続いて回路部分へ
の電力を維持するラッチ構成手段とを具備している。
上記電源スイッチ回路は、特定の実施例においては、
ｃａ）電源及びアースを含む電源入力手段と、（ｂ）
リセットパルスを受け取る手段と、（ｃ）回路部分へ至
る電源入力手段の１つのラインに直列に接続されそして
リセットパルスと、リセット後の回路部分の電源入力ラ
インの状態との両方に逆に応答する第１スイッチを含む
第１スイッチ手段と、 （ｄ）電源入力ラインと回路部分の電源入力ラインとの
間に接続され、リセット手段に直接応答する第２スイッ
チ手段とを具備している。
リセットパルスを受け取る手段と、（ｃ）回路部分へ至
る電源入力手段の１つのラインに直列に接続されそして
リセットパルスと、リセット後の回路部分の電源入力ラ
インの状態との両方に逆に応答する第１スイッチを含む
第１スイッチ手段と、 （ｄ）電源入力ラインと回路部分の電源入力ラインとの
間に接続され、リセット手段に直接応答する第２スイッ
チ手段とを具備している。
便利なことに１本発明の電源スイッチ回路は、自動的な
ものである。チップ回路は手動でテストする必要がなく
、チップ回路の電源ラインを切断するためのレーザ又は
他の手段も必要とされない。
ものである。チップ回路は手動でテストする必要がなく
、チップ回路の電源ラインを切断するためのレーザ又は
他の手段も必要とされない。
むしろ、チップ回路がリセッｌ−されている間に短絡が
検出された場合には、アースが欠陥部分に決して接続さ
れない。作動中に全体的な￥ｉ絡が発生した場合には、
欠陥回路が自動的に遮断される。
検出された場合には、アースが欠陥部分に決して接続さ
れない。作動中に全体的な￥ｉ絡が発生した場合には、
欠陥回路が自動的に遮断される。
従って、ＷＳＩチップの製造試験は非常に容易である。
更に、チップの使用者は、何等複雑さを招くことなく電
源とアースの短絡を容易に決定することができる。
源とアースの短絡を容易に決定することができる。
本発明の技術は、ウェハスケール回路を小さな部分、即
ち、スイッチ式モジュールに細分化し、全回路性能に悪
影響を及ぼすことなくこのスイッチ式モジュールのいず
れが失われてもよいようにする。ここに開示する゛電源
スイッチ回路は、スイッチ式モジュールの各々に対し正
又は負の電源リー１−に配置することができる。
ち、スイッチ式モジュールに細分化し、全回路性能に悪
影響を及ぼすことなくこのスイッチ式モジュールのいず
れが失われてもよいようにする。ここに開示する゛電源
スイッチ回路は、スイッチ式モジュールの各々に対し正
又は負の電源リー１−に配置することができる。
本発明の電源スイッチ回路の機能は、スイッチ式モジュ
ールが不作動である間に該モジュールの流出電流を感知
し、この流出電流が不作動状態における成る適度な限界
を越えた場合にスイッチ式モジュールへの電力をオフに
することである。
ールが不作動である間に該モジュールの流出電流を感知
し、この流出電流が不作動状態における成る適度な限界
を越えた場合にスイッチ式モジュールへの電力をオフに
することである。
本発明の電流スイッチは、基体がＮ ４（，２である場
合には負の電源と直列に配置され、載体がＰ型である場
合には正の電源と直列に配置される。この制約は、基体
が１つの供給電圧＆日あって切り換えできないために生
じる。
合には負の電源と直列に配置され、載体がＰ型である場
合には正の電源と直列に配置される。この制約は、基体
が１つの供給電圧＆日あって切り換えできないために生
じる。
実施例
同じ素−ｒ−が同じ参照番号で示された添付図面を説明
すれば、ウェハ１０は、複数のスイッチ式モジュール１
２を支持し、これらは全体で１つの回路を構成する。各
モジュール１２は、電源（ＶＤＤ）１４及びアース（Ｇ
ＮＤ）１６によって信号供給される。電源は、前記した
ように、ウェハ１０の導電型に基づいて正であるか又は
負である。
すれば、ウェハ１０は、複数のスイッチ式モジュール１
２を支持し、これらは全体で１つの回路を構成する。各
モジュール１２は、電源（ＶＤＤ）１４及びアース（Ｇ
ＮＤ）１６によって信号供給される。電源は、前記した
ように、ウェハ１０の導電型に基づいて正であるか又は
負である。
本発明によれば４電源１４及びアース１６と各スイッチ
式モジュール１２との間に電源スイッチ回路１８が設け
られている。この電源スイッチ回路１８は、ここではス
イッチ式モジュール１２と称する回路の一部分における
漏れ電流を検出するための回路手段を備えている。各ス
イッチ式モージュール１２は、試験されそして電源から
アースへの漏れが検出された場合に作動不能とされる（
電力が遮断される）。
式モジュール１２との間に電源スイッチ回路１８が設け
られている。この電源スイッチ回路１８は、ここではス
イッチ式モジュール１２と称する回路の一部分における
漏れ電流を検出するための回路手段を備えている。各ス
イッチ式モージュール１２は、試験されそして電源から
アースへの漏れが検出された場合に作動不能とされる（
電力が遮断される）。
電源スイッチ回路１８から発生されたリセットパルスは
、ライン２０に沿って供給される。スイッチ回路１８は
、リセットパルスに応答してスイッチ２２をオンにする
手段と、スイッチ２２の電圧を感知しこの電圧がプリセ
ット値より高いか低いかを判断する手段と、スイッチ式
モジュール１２に漏れの形跡がある場合はリセットパル
スの終γに続いてスイッチ式モジュール１２への電力を
遮断しそしてスイッチ式モジュール１２が適切に機能す
る場合にはリセットパルスの終了に続いてスイッチ式モ
ジュール１２への電力を維持するランチ構成手段とを具
備している。スイッチ式モジュールの漏れの形跡を作用
不能とすることにより、他のスイッチ式モジュールを含
む回路の他部分が機能し続けることができる。
、ライン２０に沿って供給される。スイッチ回路１８は
、リセットパルスに応答してスイッチ２２をオンにする
手段と、スイッチ２２の電圧を感知しこの電圧がプリセ
ット値より高いか低いかを判断する手段と、スイッチ式
モジュール１２に漏れの形跡がある場合はリセットパル
スの終γに続いてスイッチ式モジュール１２への電力を
遮断しそしてスイッチ式モジュール１２が適切に機能す
る場合にはリセットパルスの終了に続いてスイッチ式モ
ジュール１２への電力を維持するランチ構成手段とを具
備している。スイッチ式モジュールの漏れの形跡を作用
不能とすることにより、他のスイッチ式モジュールを含
む回路の他部分が機能し続けることができる。
電源スイッチ回路１８は、第２図に示すようにアース側
（Ｎ型基体１０と共に使用するための）に用いることも
、第３図に示すように電源側（Ｐ型基体１０と共に使用
するための）に用いることもできる。
（Ｎ型基体１０と共に使用するための）に用いることも
、第３図に示すように電源側（Ｐ型基体１０と共に使用
するための）に用いることもできる。
第２図は、スイッチ２２（Ｎ型トランジスタ）をアース
側１６に設けた電源スイッチ回路１８のｆＩｉ ！ｉな
例を示している。例えば、２個のＰ型トランジスタ２６
．２８と２個のＮ型トランジスタ３０．３２とによって
構成されたＮＡＮＤゲート２４は、ライン２０に沿った
リセットパルス３４に応答する。ＮＡＮＤゲート２４は
、スイッチ２２をオンにし、アースライン１６ａ （ス
イッチ式モジュール１２からの）とアースライン１６（
電源（図示せず）からの）との間のスイッチ２２の電圧
を感知する。
側１６に設けた電源スイッチ回路１８のｆＩｉ ！ｉな
例を示している。例えば、２個のＰ型トランジスタ２６
．２８と２個のＮ型トランジスタ３０．３２とによって
構成されたＮＡＮＤゲート２４は、ライン２０に沿った
リセットパルス３４に応答する。ＮＡＮＤゲート２４は
、スイッチ２２をオンにし、アースライン１６ａ （ス
イッチ式モジュール１２からの）とアースライン１６（
電源（図示せず）からの）との間のスイッチ２２の電圧
を感知する。
感知した電圧がプリセット値、例えば１．５Ｖを越えた
場合は、電源からアースへの漏れが上記スイッチ式モジ
ュールに存在するものとみなされる。感知した電圧がプ
リセット値よりも低い場合は、そのスイッチ式モジュー
ルは正しく機能しているものとみなされる。
場合は、電源からアースへの漏れが上記スイッチ式モジ
ュールに存在するものとみなされる。感知した電圧がプ
リセット値よりも低い場合は、そのスイッチ式モジュー
ルは正しく機能しているものとみなされる。
リセットパルス３４が終了した際に、漏れが検出された
場合には、ＮＡＮＤゲート２４がスイッチ２２を開位置
即ちオフ位置に保持するように作用し、スイッチ式モジ
ュール１２への電力を遮断する。さもなくば、スイッチ
式モジュール１２が正しく機能しているものとみなされ
る場合には、ＮＡＮＤゲート２４がスイッチ２２を閉位
置即ちオン位置に保持するように作用する。
場合には、ＮＡＮＤゲート２４がスイッチ２２を開位置
即ちオフ位置に保持するように作用し、スイッチ式モジ
ュール１２への電力を遮断する。さもなくば、スイッチ
式モジュール１２が正しく機能しているものとみなされ
る場合には、ＮＡＮＤゲート２４がスイッチ２２を閉位
置即ちオン位置に保持するように作用する。
第３図は、スイッチ２２（Ｐ型トランジスタ）を電源ラ
イン１４ａ （スイッチ式モジュール１２への）と電源
との間で電源側１４に設けた電源スイッチ回路１８の別
の簡単な例を示している。この例では、ＮＯＲゲート３
５は、例えば、２個のＰ型１〜ランジスタ３６．３８と
２個のＮ型トランジスタ４０．４２によって構成され、
ライン２０に沿ったリセットパルス３４′に応答する。
イン１４ａ （スイッチ式モジュール１２への）と電源
との間で電源側１４に設けた電源スイッチ回路１８の別
の簡単な例を示している。この例では、ＮＯＲゲート３
５は、例えば、２個のＰ型１〜ランジスタ３６．３８と
２個のＮ型トランジスタ４０．４２によって構成され、
ライン２０に沿ったリセットパルス３４′に応答する。
この回路の動作は、上記の回路と同様である。
上記の目的には十分であっても、上記の電源スイッチ回
路は、電源からアースへの漏れ全体しか感知しない。第
４図は、電源からアースへのより小さい漏れを感知する
本発明のより特定な好ましい実施例を示すものである。
路は、電源からアースへの漏れ全体しか感知しない。第
４図は、電源からアースへのより小さい漏れを感知する
本発明のより特定な好ましい実施例を示すものである。
第４図に示す電源スイッチ回路１８は、より多くの特徴
を備えているが、上記の簡単な回路と類似の作用をする
。更に、電源スイッチ回路１８は、Ｎ型基体１０上のア
ースラインを遮断するように示されているが、上記の教
示から、電源スイッチ回路は、Ｐ型トランジスタとＮ型
トランジスタとを交換し、電源とアースとの接続を交換
することによって、Ｐ型基体の電源ライン１４を遮断す
るのにも適当に使用できるということが理解されよう。
を備えているが、上記の簡単な回路と類似の作用をする
。更に、電源スイッチ回路１８は、Ｎ型基体１０上のア
ースラインを遮断するように示されているが、上記の教
示から、電源スイッチ回路は、Ｐ型トランジスタとＮ型
トランジスタとを交換し、電源とアースとの接続を交換
することによって、Ｐ型基体の電源ライン１４を遮断す
るのにも適当に使用できるということが理解されよう。
第４図は、本発明の電源スイッチ回路１８の好ましい実
施例を示すものである。この電源スイッチ回路１８の目
的は、「アースへの漏れ」を検出した際に、アース源１
６と出力１６ａとの間のスイッチ２２を通じてスイッチ
モジュール１２へ至る接続を遮断することである。アー
スへの漏れとは、より高い電位源からアース対して成る
プリセット値よりも大きな電流が流れることをいう。
施例を示すものである。この電源スイッチ回路１８の目
的は、「アースへの漏れ」を検出した際に、アース源１
６と出力１６ａとの間のスイッチ２２を通じてスイッチ
モジュール１２へ至る接続を遮断することである。アー
スへの漏れとは、より高い電位源からアース対して成る
プリセット値よりも大きな電流が流れることをいう。
このような漏れが存在すると、ライン１６ａはアース電
位より高くなる。
位より高くなる。
本発明の電源スイッチ回路１８は、電源１４とアース１
６とを含む電源入力手段を含んでいる。
６とを含む電源入力手段を含んでいる。
電源１４は、ライン１４ａを通じてスイッチ式モジュー
ル１２にも接続されている。アース１６は、第１スイッ
チ２２を通じてスイッチ式モジュール１２のアース１６
ａに接続されている。アース１６ａは、スイッチ式モジ
ュール１２の作動中に「浮動する」こともあるので、以
後、疑似アースと称する。又、制御されるスイッチ式モ
ジュール１２はチップ回路の一部分を構成してもよいこ
とを想起されたい。従って、第１図に示すように制御す
べきスイッチ式モジュール１２と同数の電源スイッチ回
路１８がウェハ１０上に存在することが理解されよう。
ル１２にも接続されている。アース１６は、第１スイッ
チ２２を通じてスイッチ式モジュール１２のアース１６
ａに接続されている。アース１６ａは、スイッチ式モジ
ュール１２の作動中に「浮動する」こともあるので、以
後、疑似アースと称する。又、制御されるスイッチ式モ
ジュール１２はチップ回路の一部分を構成してもよいこ
とを想起されたい。従って、第１図に示すように制御す
べきスイッチ式モジュール１２と同数の電源スイッチ回
路１８がウェハ１０上に存在することが理解されよう。
電源スイッチ回路１８は、リセットパルスを受け取るた
めの手段２０も含んでいる。典型的には、パルス亮は約
５Ｖであり、これは通常チップ回路に使用されているも
のである。パルス幅は。
めの手段２０も含んでいる。典型的には、パルス亮は約
５Ｖであり、これは通常チップ回路に使用されているも
のである。パルス幅は。
好都合にも約Ｌｍｓである６然し乍ら、それよりも短い
時間でもよい。パルスは、ボタンを押すこと等による機
械的な繰作によって発せられてもよいし公知の自動制御
手段によって発せられてもよむ１゜ 第１スイッチ２２は、スイッチ回路１８のアース１６と
疑似アース１６ａとの間に設けられている。このスイッ
チは、約０．５Ａまでの電流に耐えられる大型スイッチ
である。スイッチ２２は、リセットパルスと、リセット
パルスの終了に続く疑似アース１６ａの状態との両方に
対し逆の応答をする。
時間でもよい。パルスは、ボタンを押すこと等による機
械的な繰作によって発せられてもよいし公知の自動制御
手段によって発せられてもよむ１゜ 第１スイッチ２２は、スイッチ回路１８のアース１６と
疑似アース１６ａとの間に設けられている。このスイッ
チは、約０．５Ａまでの電流に耐えられる大型スイッチ
である。スイッチ２２は、リセットパルスと、リセット
パルスの終了に続く疑似アース１６ａの状態との両方に
対し逆の応答をする。
特に、スイッチ２２は、リセットパルスがオンになった
時にオフになる。又、リセットパルスがオフになったと
きには、スイッチ２２の状態は、疑似アース１６ａの状
態によって決定される。疑似アース１６ａが「低レベル
」 （ゼロに近い）状態で、スイッチ式モジュール１２
の非短絡状態を示す場合には、スイッチ２２がオンにな
る。疑似アース１６ａが「高レベル」 （ある正の値、
これについては以後詳述する）状態の場合は、スイッチ
２２がオフのまＮとなる。
時にオフになる。又、リセットパルスがオフになったと
きには、スイッチ２２の状態は、疑似アース１６ａの状
態によって決定される。疑似アース１６ａが「低レベル
」 （ゼロに近い）状態で、スイッチ式モジュール１２
の非短絡状態を示す場合には、スイッチ２２がオンにな
る。疑似アース１６ａが「高レベル」 （ある正の値、
これについては以後詳述する）状態の場合は、スイッチ
２２がオフのまＮとなる。
リセットパルスがオンになったときにスイッチ２２をオ
フにするために、インバータ５０が論理的に必要とされ
る。インバータ５０は、この目的を達成するために公知
の形態で接続されたＰ型トランジスタ５２及びＮ型トラ
ンジスタ５４によって構成される。
フにするために、インバータ５０が論理的に必要とされ
る。インバータ５０は、この目的を達成するために公知
の形態で接続されたＰ型トランジスタ５２及びＮ型トラ
ンジスタ５４によって構成される。
第２スイッチ５６は、スイッチ回路１８のアース１６と
スイッチ式モジュール１２の疑似アース１６ａとの間に
接続されている。この第２スイッチ５６は、リセットパ
ルスにのみ応答し、リセットパルスが「高レベル」即ち
オンのときにオンとなり、リセットパルスが「低レベル
」即ちオフのときにオフとなる。
スイッチ式モジュール１２の疑似アース１６ａとの間に
接続されている。この第２スイッチ５６は、リセットパ
ルスにのみ応答し、リセットパルスが「高レベル」即ち
オンのときにオンとなり、リセットパルスが「低レベル
」即ちオフのときにオフとなる。
第１スイッチ２２には、スイッチ作動可能化手段５８が
接続されている。このスイッチ作動可能化手段５８は、
リセットパルスの状態と疑似アース１６ａの状態とを感
知する。スイッチ作動可能化手段５８は、電源１４、ア
ース１６、疑似アース１６ａ （入力Ａ）及びリセット
パルスライン２０（入力Ｂ）からの入力を受け入れられ
るように通常の形態で接続された２個のＰ型トランジス
タ６２．６４及び２個のＮ型トランジスタ６６．６８に
よって構成されたＮＡＮＤゲート６０を含んでいること
が望ましい。
接続されている。このスイッチ作動可能化手段５８は、
リセットパルスの状態と疑似アース１６ａの状態とを感
知する。スイッチ作動可能化手段５８は、電源１４、ア
ース１６、疑似アース１６ａ （入力Ａ）及びリセット
パルスライン２０（入力Ｂ）からの入力を受け入れられ
るように通常の形態で接続された２個のＰ型トランジス
タ６２．６４及び２個のＮ型トランジスタ６６．６８に
よって構成されたＮＡＮＤゲート６０を含んでいること
が望ましい。
ＮＡＮＤゲー１−６０は、Ａ入力とＢ入力の両方に高レ
ベル信号がある場合にのみ作動し、内部で低レベル状態
に反転される信号を出力する。この低レベル信号は、Ｐ
型ｊ・ランジスタフ２とＮ型トランジスタ７４とによっ
て構成されるインバータ７４に送られる。このインバー
タ７４は、第１スイッチ２２に高レベル信号を出力し、
このスイッチをオンにする。オン状態においては、アー
ス１６は、スイッチ式モジュール１２の疑似アース１６
ａに接続され、疑似アースをアースの状態に引っ張る。
ベル信号がある場合にのみ作動し、内部で低レベル状態
に反転される信号を出力する。この低レベル信号は、Ｐ
型ｊ・ランジスタフ２とＮ型トランジスタ７４とによっ
て構成されるインバータ７４に送られる。このインバー
タ７４は、第１スイッチ２２に高レベル信号を出力し、
このスイッチをオンにする。オン状態においては、アー
ス１６は、スイッチ式モジュール１２の疑似アース１６
ａに接続され、疑似アースをアースの状態に引っ張る。
リセットパルスがオフになった後にＮＡＮＤゲート６０
に定常信号が印加されるようにするために、疑似アース
１６ａからの信号を遅延させる遅延手段７６を使用する
ことが望ましい。この遅延手段７６は、Ｐ型トランジス
タ８０とＮ型トランジスタ８２とによって構成される第
１インバータ７８を含んでいる。この第１インバータ７
８は、約１．５Ｖで切り替わるように比が決められてい
る。これは、公知のように、ＰＭＯＳトランジスタ８０
と比較して高い比率のＮＭＯ５トランジスタ８２（チャ
ンネル長に対するチャンネル中の比が高い）を設けるこ
とによって行われる。
に定常信号が印加されるようにするために、疑似アース
１６ａからの信号を遅延させる遅延手段７６を使用する
ことが望ましい。この遅延手段７６は、Ｐ型トランジス
タ８０とＮ型トランジスタ８２とによって構成される第
１インバータ７８を含んでいる。この第１インバータ７
８は、約１．５Ｖで切り替わるように比が決められてい
る。これは、公知のように、ＰＭＯＳトランジスタ８０
と比較して高い比率のＮＭＯ５トランジスタ８２（チャ
ンネル長に対するチャンネル中の比が高い）を設けるこ
とによって行われる。
第１インバータ７８からの出力は、第２インへ−タ８４
へ送られる。この第２インバータ８４は、第３インバー
タ８６を使用するために論理的に必要であり、これは、
疑似アース１６ａからＮＡ ＮＤゲート６０の入力へへ
の信号を遅延させるために使用される。第２インバータ
８４は、公知の形態で接続されたＰ型トランジスタ８８
及びＮ型１〜ランジスタ９０によって構成されている。
へ送られる。この第２インバータ８４は、第３インバー
タ８６を使用するために論理的に必要であり、これは、
疑似アース１６ａからＮＡ ＮＤゲート６０の入力へへ
の信号を遅延させるために使用される。第２インバータ
８４は、公知の形態で接続されたＰ型トランジスタ８８
及びＮ型１〜ランジスタ９０によって構成されている。
第２インバータ８４からの出力は、第３インバータ８６
に供給される。
に供給される。
第３インバータ８６は、時間遅延を生じるように比が決
められているＰ型トランジスタ９２とＸｑ型１−ランジ
スタ９４とを備えている。これは、１）Ｍｏｓｔ−ラン
ジスタ９２と比較して低い比率のＮＭＯ３）−ランシス
タ９４を設けることによって行われる。２個のトランジ
スタを用いてこのような時間遅延を得るための構成は公
知であり、本発明の部分を構成するものではない。
められているＰ型トランジスタ９２とＸｑ型１−ランジ
スタ９４とを備えている。これは、１）Ｍｏｓｔ−ラン
ジスタ９２と比較して低い比率のＮＭＯ３）−ランシス
タ９４を設けることによって行われる。２個のトランジ
スタを用いてこのような時間遅延を得るための構成は公
知であり、本発明の部分を構成するものではない。
時間遅延は、エラーに対する適当な余裕を含めて短くと
も６ｎｓあることが望ましい。この時間遅延は、ＮＡＮ
Ｄゲート６０への入力がリセットパルスの終了後数ｎｓ
間安定するようにするために必要である。この時間遅延
により、ＮＡＮＤゲート６０が容量性素子９６の方向を
決定するに充分な時間が与えられ、この容量性素子９６
は、好都合にも、キャパシタとして構成されたＭＯＳト
ランジ′スタを含んでいる。このキャパシタの８址は、
ｌｐＦである。
も６ｎｓあることが望ましい。この時間遅延は、ＮＡＮ
Ｄゲート６０への入力がリセットパルスの終了後数ｎｓ
間安定するようにするために必要である。この時間遅延
により、ＮＡＮＤゲート６０が容量性素子９６の方向を
決定するに充分な時間が与えられ、この容量性素子９６
は、好都合にも、キャパシタとして構成されたＭＯＳト
ランジ′スタを含んでいる。このキャパシタの８址は、
ｌｐＦである。
インバータ７８の目的は、その入力電圧がプリセット限
界値、ここでは、１，５Ｖを越えた場合にその出力電圧
を素早く引き下げることである。
界値、ここでは、１，５Ｖを越えた場合にその出力電圧
を素早く引き下げることである。
インバータ７８は、入力電圧が約１．５Ｖよりも低い場
合には５Ｖの電圧を出力し、入力電圧が約１．５Ｖより
も高い場合には０■の電圧を出力する。
合には５Ｖの電圧を出力し、入力電圧が約１．５Ｖより
も高い場合には０■の電圧を出力する。
インバータ８６は、電圧の変化に対して比較的不感であ
る。従って、容量性素子９６は、ＰＭＯＳトランジスタ
９２を通じて比較的速く充電されるが、ＮＭＯＳトラン
ジスタ９４を通じてゆっくり放電される。
る。従って、容量性素子９６は、ＰＭＯＳトランジスタ
９２を通じて比較的速く充電されるが、ＮＭＯＳトラン
ジスタ９４を通じてゆっくり放電される。
本発明の電源スイッチ回路１８の１つの用途は、スイッ
チ式モジュール１２をその製造後であって実際に使用す
る前にチェックすることであるから、この機能について
最初に述べる。
チ式モジュール１２をその製造後であって実際に使用す
る前にチェックすることであるから、この機能について
最初に述べる。
リセッ１−の前に、第２スイッチ５６はオフにされる。
第１スイッチ２２の状態は重要ではない。
上記の特性を有するリセットパルスがライン２０に発生
される。約１ ｍ ｓの時間中、スイッチ式モジュール
１２は不作動にされ、第１スイッチ２２はオフにされ、
第２スイッチ５６がオンにされる。
される。約１ ｍ ｓの時間中、スイッチ式モジュール
１２は不作動にされ、第１スイッチ２２はオフにされ、
第２スイッチ５６がオンにされる。
疑似アース１６ａに蓄積されている電荷は、ライン９８
に沿ってアース１６へ放電される。スイッチ式モジュー
ル１２に電源からアースへの漏れがない場合は、疑似ア
ース１６ａがアース電位（典型的には約ＯＶ）となる。
に沿ってアース１６へ放電される。スイッチ式モジュー
ル１２に電源からアースへの漏れがない場合は、疑似ア
ース１６ａがアース電位（典型的には約ＯＶ）となる。
疑似アース１６ａが到達したどのような状態も、容量性
素子９６に蓄積される。疑似アース１６ａに高電圧状態
（約１．５Ｖよりも高い）が存在する場合には、容量性
素子９６にはＯＶが蓄積される。疑似アース１６ａに低
電圧状態（約１．５Ｖよりも低い）が存在する場合には
、容量性素子９６に蓄積される電圧は５Ｖである。
素子９６に蓄積される。疑似アース１６ａに高電圧状態
（約１．５Ｖよりも高い）が存在する場合には、容量性
素子９６にはＯＶが蓄積される。疑似アース１６ａに低
電圧状態（約１．５Ｖよりも低い）が存在する場合には
、容量性素子９６に蓄積される電圧は５Ｖである。
リセットパルスは、１ｍｓ後に低レベルとなり、第２ス
イッチ５６をオフにする。この第２スイッチ５６は、漏
れライン９８に沿って流れる電荷を遮断する。このとき
、入力Ｂがｒ高レベル」であるので、第１スイッチ２２
をオンにすることができる。容量性素子９６の電荷が「
高レベル」である場合（疑似アース１６ａの低電圧の結
果として）は、ＮΔＮＤゲート６０が第１スイッチ２２
に信号を送ってこのスイッチをオンにし、アース１６と
疑似アース１６ａを接続できるように働く。その結果、
スイッチ式モジュール１２は作動可能になる。
イッチ５６をオフにする。この第２スイッチ５６は、漏
れライン９８に沿って流れる電荷を遮断する。このとき
、入力Ｂがｒ高レベル」であるので、第１スイッチ２２
をオンにすることができる。容量性素子９６の電荷が「
高レベル」である場合（疑似アース１６ａの低電圧の結
果として）は、ＮΔＮＤゲート６０が第１スイッチ２２
に信号を送ってこのスイッチをオンにし、アース１６と
疑似アース１６ａを接続できるように働く。その結果、
スイッチ式モジュール１２は作動可能になる。
これに対して、容量性素子９６の電荷が「低レベル」で
ある場合（疑似アースＬ６ａの高電圧の結果として）は
、ＮＡＮＤゲー１−６０が第１スイッチ２２をオンにせ
ず、従って、スイッチ式モジュール１２は作動不能にな
る。
ある場合（疑似アースＬ６ａの高電圧の結果として）は
、ＮＡＮＤゲー１−６０が第１スイッチ２２をオンにせ
ず、従って、スイッチ式モジュール１２は作動不能にな
る。
スイッチ式モジュール１２のその後の動作中は、スイッ
チ回路１８が、スイッチ式モジュール１２に起こる電源
からアースへの漏れに対して比較的不感であることが理
解されよう。然し乍ら、本発明の電源スイッチ回路１８
を各々付随した複数のスイッチ式モジュール１２を組み
込んだウェハ１０のユーザがこのような後で発生する電
源からアースへの漏れを予想する場合には、ユーザは、
リセットパルスを作用させることができる。リセットパ
ルスを作用させると、スイッチ式モジュール１２が初期
化され、それによってそこに記憶されていたデータが破
壊される。然し乍ら、スイッチ回路１８は、新たに作動
し、上記の漏れを発生したスイッチ式モジュール１２は
チップ回路全体から除去される。
チ回路１８が、スイッチ式モジュール１２に起こる電源
からアースへの漏れに対して比較的不感であることが理
解されよう。然し乍ら、本発明の電源スイッチ回路１８
を各々付随した複数のスイッチ式モジュール１２を組み
込んだウェハ１０のユーザがこのような後で発生する電
源からアースへの漏れを予想する場合には、ユーザは、
リセットパルスを作用させることができる。リセットパ
ルスを作用させると、スイッチ式モジュール１２が初期
化され、それによってそこに記憶されていたデータが破
壊される。然し乍ら、スイッチ回路１８は、新たに作動
し、上記の漏れを発生したスイッチ式モジュール１２は
チップ回路全体から除去される。
本発明の電源スイッチ回路１８は電源からアースへの漏
れに対して比較的不感であるが、スイッチ式モジュール
１２に甚だ過酷な短絡が生じた場合には、前述した説明
から明らかなように、第１スイッチ２２がオフになる。
れに対して比較的不感であるが、スイッチ式モジュール
１２に甚だ過酷な短絡が生じた場合には、前述した説明
から明らかなように、第１スイッチ２２がオフになる。
本発明の効果は、チップ回路が作動していないとき、即
ち、リセットパルスが電源スイッチ回路１８に入力され
ているときに電源からアースへの漏れを感知することに
ある。おそらく、チップ回路は、その動作を遮断するた
めに同じリセット信号に応答する手段を備えている。
ち、リセットパルスが電源スイッチ回路１８に入力され
ているときに電源からアースへの漏れを感知することに
ある。おそらく、チップ回路は、その動作を遮断するた
めに同じリセット信号に応答する手段を備えている。
本発明の電源スイッチ回路１８を使用することにより、
ウェハスケール集積に用いられるチップ回路を形成する
複数のスイッチ式モジュール１２による消［ｉカは最小
となる。これは、ウェハ１０の回復できない欠陥部分を
電源から分離することによって達成される。然し乍ら、
本発明は、°ウェハスケール集積においてチップ回路を
保護することについて述べてきたが１本発明のスイッチ
回路は通常の大規模集積回路にも一般的に有用であると
いうことが理解されよう。
ウェハスケール集積に用いられるチップ回路を形成する
複数のスイッチ式モジュール１２による消［ｉカは最小
となる。これは、ウェハ１０の回復できない欠陥部分を
電源から分離することによって達成される。然し乍ら、
本発明は、°ウェハスケール集積においてチップ回路を
保護することについて述べてきたが１本発明のスイッチ
回路は通常の大規模集積回路にも一般的に有用であると
いうことが理解されよう。
本発明の教示を用いた他の構成を開発することもできる
。例えば、インバータ５ｏ、７０及び８４は除去するこ
とができる。インバータ８６は、ＰＭＯＳトランジスタ
９２が低い比を有するがＮＭＯＳトランジスタ９４が通
常の比を有するように比を決め直すことができる。ＮＡ
ＮＤゲート６０はＮＯＲゲートと交換することができる
。従って、リセットパルスライン２０からの低レベル信
号（リセットパルスがないことを示す）と、疑似アース
１６ａからの低レベル信号（スイッチ式モジュール１２
に電源からアースへの漏れがないことを示す）とを組み
合わせたものが、第１スイッチ２２をオンにし、ひいて
は、スイッチ式モジュール１２へ電力を供給するように
作用する。
。例えば、インバータ５ｏ、７０及び８４は除去するこ
とができる。インバータ８６は、ＰＭＯＳトランジスタ
９２が低い比を有するがＮＭＯＳトランジスタ９４が通
常の比を有するように比を決め直すことができる。ＮＡ
ＮＤゲート６０はＮＯＲゲートと交換することができる
。従って、リセットパルスライン２０からの低レベル信
号（リセットパルスがないことを示す）と、疑似アース
１６ａからの低レベル信号（スイッチ式モジュール１２
に電源からアースへの漏れがないことを示す）とを組み
合わせたものが、第１スイッチ２２をオンにし、ひいて
は、スイッチ式モジュール１２へ電力を供給するように
作用する。
以」−、チップ回路の一部分或いはスイッチ式モジュー
ルに生じる電源からアースへの漏れを検出すると共に漏
れが起こったときにその部分をチップ回路から除去する
ための電源スイッチ回路について説明した。多くの変更
及び修正が当業者に明らかであろう。このような変更及
び修正は、全て、本発明の特許請求の範囲によって規定
される範囲内に入るものと考える。
ルに生じる電源からアースへの漏れを検出すると共に漏
れが起こったときにその部分をチップ回路から除去する
ための電源スイッチ回路について説明した。多くの変更
及び修正が当業者に明らかであろう。このような変更及
び修正は、全て、本発明の特許請求の範囲によって規定
される範囲内に入るものと考える。
第１図は、ウェハ上にある複数の回路部分、即ち、スイ
ッチ式モジュールを概略的に示すもので、各モジュール
に本発明の電源スイッチ回路が組み合わされたところを
示す図。 第２図は、スイッチ式モジュールのアース側に直列に接
続された本発明の電源スイッチ回路の一実施例を示す概
略図、 第３図は、スイッチ式モジュールの電源側に直列に接続
された本発明の電源スイッチ回路の第２の実施例を示す
概略図、そして 第４図は、本発明の電源スイッチ回路の好ましい実施例
を示す概略図である。 １０・・・ウェハ １２・・・スイッチ式モジュール １４・・・電源 １６・・・アース１８・・・電源
スイッチ回路 ２２・・・スイッチ ２６．２８・・・Ｐ型トランジスタ ３０．３２・・・Ｎ型トランジスタ ：３４・・・リセットパルス
ッチ式モジュールを概略的に示すもので、各モジュール
に本発明の電源スイッチ回路が組み合わされたところを
示す図。 第２図は、スイッチ式モジュールのアース側に直列に接
続された本発明の電源スイッチ回路の一実施例を示す概
略図、 第３図は、スイッチ式モジュールの電源側に直列に接続
された本発明の電源スイッチ回路の第２の実施例を示す
概略図、そして 第４図は、本発明の電源スイッチ回路の好ましい実施例
を示す概略図である。 １０・・・ウェハ １２・・・スイッチ式モジュール １４・・・電源 １６・・・アース１８・・・電源
スイッチ回路 ２２・・・スイッチ ２６．２８・・・Ｐ型トランジスタ ３０．３２・・・Ｎ型トランジスタ ：３４・・・リセットパルス
Claims (27)
- （１）基体上に形成された半導体回路の一部分に生じる
電源からの漏れを検出してその部分への電力を遮断する
電源スイッチ回路において、（ａ）リセットパルスに応
答してスイッチをオンにする手段と、 （ｂ）上記スイッチにかかる電圧を感知し、この電圧が
プリセット限界値より大きいか小さいかを判断する手段
とを具備し、上記電圧がプリセットへ限界値より大きい
状態は漏れを表わし、そしてそれより小さい状態は適切
に機能する回路部分を表わすものであり、更に、 （ｃ）上記回路部分に漏れの形跡がある場合に上記リセ
ットパルスの終了に続いてその回路部分への電力を遮断
し、上記回路部分が適切に機能している場合に上記リセ
ットパルスの終了に続いて上記回路部分への電力を維持
するラッチ構成手段を具備することを特徴とする電源ス
イッチ回路。 - （２）上記基体はＰ型であり、上記スイッチ回路は、上
記回路部分への電圧入力に直列に接続される特許請求の
範囲第１項に記載の電源スイッチ回路。 - （３）ＮＯＲゲートが、上記応答手段、上記感知及び判
断手段、並びに上記ラッチ構成手段より成る特許請求の
範囲第２項に記載の電源スイッチ回路。 - （４）上記基体はＮ型であり、上記スイッチ回路は、上
記回路部分へのアース接続部と直列に接続される特許請
求の範囲第１項に記載の電源スイッチ回路。 - （５）ＮＡＮＤゲートが、上記応答手段、上記感知及び
判断手段、並びに上記ラッチ構成手段より成る特許請求
の範囲第４項に記載の電源スイッチ回路。 - （６）上記プリセット限界値は、約１．５Ｖである特許
請求の範囲第１項に記載の電源スイッチ回路。 - （７）基体上にある半導体チップ回路の一部分に生じる
電源からアースへの漏れを検出する電源スイッチ回路に
おいて、 （ａ）電源及びアースを含む電源入力手段と、（ｂ）リ
セットパルスを受け取る手段と、 （ｃ）上記回路部分へ至る上記電源入力手段の１つのラ
インに直列に接続されそして上記リセットパルスと、リ
セットパルスの終了に続く上記回路部分の電源入力ライ
ンの状態との両方に応答する第１スイッチを含む第１ス
イッチ手段と、（ｄ）上記電源入力ラインと上記回路部
分の電源入力ラインとの間に接続され、上記回路部分の
電源入力ラインから上記電源入力ラインへの漏れ電流に
対し上記リセットパルスに直接応答する第２スイッチと
を具備することを特徴とする電源スイッチ回路。 - （８）上記基体はＮ型であり、上記第１スイッチは、上
記回路部分のアースと上記アースとの間に直列に接続さ
れる特許請求の範囲第７項に記載の電源スイッチ回路。 - （９）上記基体はＰ型であり、上記第１スイッチは、上
記電源と上記回路部分への上記電圧入力との間に直列に
接続される特許請求の範囲第７項に記載の電源スイッチ
回路。 - （１０）上記第１スイッチ手段には、上記リセットパル
スが終了した時及び上記回路部分の電力入力ラインにか
ゝる電圧が所定値より低い時に上記第１スイッチをオン
にする手段が組み合わされる特許請求の範囲第７項に記
載の電源スイッチ回路。 - （１１）上記電圧の上記所定の値は、約１．５Ｖである
特許請求の範囲第１０項に記載の電源スイッチ回路。 - （１２）上記第１スイッチをオンにする手段は、２つの
入力を有するＮＡＮＤゲートを備え、その一方の入力は
、上記リセットパルス受け取り手段からの反転された信
号であり、その第２入力は、上記回路部分の電源ライン
からの反転された信号であり、上記ＮＡＮＤゲートは、
上記入力の両方が「高」レベルである時に上記第１スイ
ッチをオンにするように出力信号を発生する特許請求の
範囲第１０項に記載の電源スイッチ回路。 - （１３）上記第１スイッチをオンにする手段は、２つの
入力を有するＮＯＲゲートを備え、その一方の入力は、
上記リセットパルス受け取り手段からの信号であり、そ
の第２入力は、上記回路部分の電源ラインからの信号で
あり、上記ＮＯＲゲートは、上記入力の両方が「低」レ
ベルである時に上記第１スイッチをオンにするように出
力信号を発生する特許請求の範囲第１０項に記載の電源
スイッチ回路。 - （１４）上記リセットパルスは、上記電源にほゞ等しい
電圧を有し、その巾は、上記電源入力ラインへ至る上記
回路部分の電源入力ラインにかゝる所定の電圧より小さ
い電荷を放出するに充分な長さのものである特許請求の
範囲第７項に記載の電源スイッチ回路。 - （１５）上記所定の電圧は、約１．５Ｖである特許請求
の範囲第１４項に記載の電源スイッチ回路。 - （１６）上記の巾は、約１ミリ秒以下である特許請求の
範囲第１４項に記載の電源スイッチ回路。 - （１７）上記回路部分の電源入力ラインと上記第１スイ
ッチとの間に接続された遅延手段を更に備えている特許
請求の範囲第７項に記載の電源スイッチ回路。 - （１８）上記遅延手段は、所定の電圧において切り換わ
るように比が決められた第１インバータと、上記回路部
分の電源入力ラインから上記第１スイッチに送られる信
号を所定時間だけ遅延するように比が決められた第２イ
ンバータと、上記回路部分の電源入力ラインの状態を感
知する蓄積手段とを備えている特許請求の範囲第１７項
に記載の電源スイッチ回路。 - （１９）上記所定の電圧は、約１．５Ｖである特許請求
の範囲第１８項に記載の電源スイッチ回路。 - （２０）上記所定時間は、約６ナノ秒より大きい特許請
求の範囲第１８項に記載の電源スイッチ回路。 - （２１）上記蓄積手段は、約１ｐＦのキャパシタンスを
有する容量性素子を含む特許請求の範囲第１８項に記載
の電源スイッチ回路。 - （２２）チップ回路の一部分に生じる電源からアースへ
の漏れを検出し、このような漏れを検出した際に上記回
路の一部分を除去する電源スイッチ回路において、 （ａ）電源及びアースを含む電源入力手段と、（ｂ）リ
セットパルスを受け取る手段と、 （ｃ）上記アースと上記チップ部分のアースとの間に接
続され、そして上記リセットパルスと、リセットパルス
の作用に続く上記回路部分のアースの状態との両方に逆
に応答する第１スイッチを含む第１スイッチ手段であっ
て、上記回路部分のアースからの入力及び上記リセット
パルス受け取り手段からの入力を受け入れてこれら両方
の入力が「高」レベルである時に上記第１スイッチへタ
ーン・オン信号を出力するためのスイッチターン・オン
手段を含んでいる第１スイッチ手段と、（ｄ）上記アー
スと上記回路部分のアースとの間に接続され、上記リセ
ットパルスに直接応答する第２スイッチ手段であって、
該第２スイッチ手段が上記リセットパルスによってオン
にされた時に上記回路部分のアースから上記アースへ電
流を漏出させる第２スイッチ手段と、 （ｅ）上記回路部分のアースから上記第１スイッチ手段
へ送られる信号を遅延させる遅延手段とを具備し、この
遅延手段は、所定の電圧で切り換わるように比が決めら
れた第１インバータと、上記信号を再調整する第２イン
バータと、上記信号を所定量だけ遅延させるように比が
決められた第３インバータと、上記リセットパルスが作
用した後に上記回路部分のアースの状態を蓄積する容量
性素子とを含んでいることを特徴とする電源スイッチ回
路。 - （２３）上記リセットパルスは、上記電源にほゞ等しい
電圧を有し、その巾は約１ミリ秒以下である特許請求の
範囲第２２項に記載の電源スイッチ回路。 - （２４）上記第１インバータは、約１．５Ｖで切り換わ
るように比が決められる特許請求の範囲第２２項に記載
の電源スイッチ回路。 - （２５）上記第３インバータは、上記信号を少なくとも
約６ナノ秒遅延するように大きさが決められる特許請求
の範囲第２２項に記載の電源スイッチ回路。 - （２６）基体上のチップ回路の一部分を試験して上記回
路の部分に電源からアースへの漏れの形跡があるかどう
かを判断し、漏れが検出された場合に上記回路の部分を
分離するような方法において、（ａ）リセットパルスを
発生してスイッチをオンにし、（ｂ）上記スイッチにか
ゝる電圧を感知してこの電圧がプリセット限界値より大
きいか小さいかを判断し、この電圧がプリセット限界値
より大きい状態は漏れを表わし、それより小さい状態は
適切に機能する回路部分を表わし、そして（ｃ）上記回
路部分に漏れの形跡がある場合は上記リセットパルスの
終了後に上記回路部分への電力を遮断しそして上記回路
部分が適切に機能する場合には上記リセットパルスの終
了後に上記回路部分への電力を維持することを特徴とす
る方法。 - （２７）基体上のチップ回路の一部分を試験して上記回
路の部分に電源からアースへの漏れの形跡があるかどう
かを判断し、漏れが検出された場合に上記回路の部分を
分離するような方法において、（ａ）所定の電圧及び巾
を有するリセットパルスを発生して、上記回路部分への
電源ラインに直列に接続された第１スイッチをオフにし
、上記回路部分を上記電源から切断して第２スイッチを
オンにし、これにより、上記回路部分への上記電源ライ
ンに累積された電荷が上記第２スイッチを通して上記電
源ラインに放出されるようにし、（ｂ）上記リセットパ
ルスに続いて、上記電源ラインの反転状態を上記回路部
分に蓄積し、（ｃ）蓄積された情報を第１入力ラインへ
供給し、（ｄ）上記パルスの反転状態を第２入力ライン
に供給し、そして（ｅ）両方の上記ラインが「高」レベ
ルであって、上記回路部分への上記電源ラインの電圧が
プリセット値より低く且つ上記リセットパルスがオフで
あることを示す場合には、上記第１スイッチをオンにす
る信号を供給して上記電源ラインを上記回路部分に接続
し、これにより、上記回路部分を作動可能にし、そして
上記第１入力ラインが「低」レベルであって、上記電源
ラインの電圧が上記プリセット値より大きく、従って、
漏れ状態を構成することを示す場合には、上記第１スイ
ッチをオフ状態に維持して、切断状態を維持し、上記回
路部分を作動不能にすることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80370785A | 1985-12-02 | 1985-12-02 | |
| US803707 | 1985-12-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62135220A true JPS62135220A (ja) | 1987-06-18 |
Family
ID=25187232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287567A Pending JPS62135220A (ja) | 1985-12-02 | 1986-12-02 | 電源スイツチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4849847A (ja) |
| JP (1) | JPS62135220A (ja) |
| DE (1) | DE3630679A1 (ja) |
| GB (1) | GB2183853B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1986-07-22 GB GB8617877A patent/GB2183853B/en not_active Expired
- 1986-09-09 DE DE19863630679 patent/DE3630679A1/de active Granted
- 1986-12-02 JP JP61287567A patent/JPS62135220A/ja active Pending
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- 1987-12-21 US US07/135,476 patent/US4849847A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| GB8617877D0 (en) | 1986-08-28 |
| GB2183853A (en) | 1987-06-10 |
| DE3630679A1 (de) | 1987-06-04 |
| DE3630679C2 (ja) | 1990-11-15 |
| US4849847A (en) | 1989-07-18 |
| GB2183853B (en) | 1989-12-20 |
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