KR910003203B1

KR910003203B1 - 반도체 칩내에 테스트 입력단의 보호회로를 구비한 테스트 회로

Info

Publication number: KR910003203B1
Application number: KR1019880013264A
Authority: KR
Inventors: 김영원
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1988-10-10
Filing date: 1988-10-10
Publication date: 1991-05-22
Also published as: KR900006790A

Abstract

내용 없음.

Description

반도체 칩내에 테스트 입력단의 보호회로를 구비한 테스트 회로

제1도는 종래 기술에 의한 테스트 입력단의 보호회로를 구비한 테스트 회로도.

제2도는 본 발명에 의한 테스트 입력단의 보호회로를 구비한 테스트 회로의 블럭도.

제3도는 제2도의 상세한 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

Tin : 동작모드설정 입력 패드 10A : 제1전압 축약 회로

20A : 부전압 정전기 보호 회로 30A : 제1버퍼 회로

40 : 고전압 흡수 회로 41 : 제2전압 축약 회로

43 : 제2버퍼 회로 45 : 스위칭 소자

본 발명은 반도체 칩내에 테스트 입력단의 보호회로를 구비한 테스트 회로에 관한 것으로, 보다 상세하게는 제작이 완료된 마이크로프로세서 칩의 전기적 특성검사를 수행하기 위해 마이크로프로세서 칩 자체내에 칩 테스트 수단을 내장하고 있는 반도체 소자에 있어서 평상시의 정상동작 전압(Normal operation voltage)보다 약간 높은 전압(이하 중전압이라 약함)의 테스트 입력 신호를 수취하여 칩내부의 주 회로에 관하여 테스트모드를 실행하는 칩 테스트 회로의 테스트 입력단이 수 KV정도의 대단히 높은 정(正)전압의 정전기나 잡음에 의해 파괴되는 것을 방지하기 위한 테스트 입력단의 보호회로를 구비한 테스트 회로에 관한 것이다.

일반적으로 반도체 소자를 제작함에 있어서는 공정상의 오차 때문에, 제작된 웨이퍼를 패키지 몰딩하기전에 특별 검사를 하며, 또한 여기서 합격 판정을 받은 웨이퍼를 패키지 몰딩하여 최종적으로 출하하기전에 특성검사를 하고 있다. 이 특성검사는 대체로 전기적 특성시험, 기계적 내구성 시험, 환경시험, 구조치수검사 등으로 이루어지고 있다. 그런데 상기한 특성 검사중에서, 전기적 특성검사 방법의 하나로서 내장 시험(built-in test)방법이 있는데, 이는 계산 능력을 가진 반도체 소자, 예컨대 마이크로 프로세서 칩의 검사에 유용하게 사용된다.

위와같은 내장 시험 절차는 외부의 자극(즉, 정상동작전압 보다 약간 높은 전압의 인가)에 의해 개시되어 ROM에 미리 기억되어 있는 저장프로그램에 의해 칩 내부의 모든 회로부에 대한 전기적 특성 시험이 행하여 진다.

이와 같이, 통상적으로 행하여 온 내장시험 방식의 테스트 회로의 구성을 제1도에 의해 설명한다. 동 도면에서, 참조부호(Tin)은 동작 모드 설정 입력전압을 인가하기 위한 패드(Pad)로서, 이 입력패드에 인가되는 전압의 패드가 0-5V의 범위(이 전압값을 Vn이라 함)에 있을 때에는 반도체 칩(90)은 평상시의 정상 동작모드로 동작하고, 상기 전압의 크기가 상기한 정상동작모드 설정전압 보다 약간 큰 7-12V의 범위(이 전압값을 Vt라고 함)에 있을 때에는 반도체 칩(90)은 테스트모드로 전환되도록 되어 있다.

참조 번호 10은 동작모드 설정 입력패드(Tin)에 인가되는 전압 레벨을 소정의 레벨로 축약(縮約)하여 테스트모드 실행 가능한 전압을 인출시키는 전압 축약 회로(Voltage scale-down circuit)로서, 이 회로에 포함된 N채널 MOS트랜지스터(이하 트랜지스터하고 칭함) (Q₁₁), (Q₁₃), (Q₁₅)의 문턱전압(Treshold Voltage) Vø이 약 1V정도(실제는 0.7-0.9V 임)라고 할 경우, 상기한 정상동작모드 설정전압 Vn과 테스트모드 설정전압 Vt를 각각 2V씩 축약하여 출력단(T₁₀)에 내보내도록 되어있다. 이를 좀더 상세히 설명하자면, 입력패드(Tin)에 인가된 전압이 0V일 경우에는 전압 축약 회로(10)내의 인버터 (IN₁)는 5V의 전압을 출력하여 트랜지스터(Q₁₅)를 도통시킴으로써 출력단(T₁₀)의 전위를 접지전위 Vss로 유지시키는 한편, 입력 패드(Tin)의 인가 전압이 5V일 경우에는 인버터 (IN₁)는 트랜지스터(Q₁₅)를 부도통시키는 동시에 트랜지스터(Q₁₁), (Q₁₃)에서 각각 문턱 전압 Vø에 해당하는 전압강하가 일어남으로써 결국 출력단(T₁₀)에서는 3V의 전압(Vnu)이 얻어지게 된다.

반면에, 입력 패드(Tin)에 최대의 정상동작모드 설정전압인 5V보다 큰 전압으로서 최소한 7V의 전압(최소의 테스트모드 허용 전압)이 인가될 경우 출력단자(T₁₀)에서는 최소한 5V의 전압(Vtb)이 얻어지게 되는 바, 본 회로에서는 이와 같이 출력단자(T₁₀)에서 5V이상의 전압이 나타날 때 테스트모드가 실행되도록 하고 있다. 따라서, 참조번호 30으로 표기된 버퍼 회로는 상기한 전압 축약 회로(10)의 출력단자(T₁₀)로부터 4V[=(Vnu+Vtb)/2=(3+5)/2]를 기준으로 하여 그 이상의 전압이 검출될 때에는 전원전압(Vcc=5V)에 해당하는 하이레벨의 신호를 그의 출력단(Tout)에 내보내는 한편, 전압 축약 회로(10)의 출력단자(T₁₀)로 부터 4V이하의 전압이 검출될 때에는 접지전위 (Vss=0)에 해당하는 로우레벨의 신호를 내보내도록 하고 있다. 이를 위하여 버퍼 회로(30)는 2개의 인버터(IN₂), (IN₃)로 구성되어 있으며, 이들 인버터는 각각 최대의 정상동작모드 설정전압에 따른 전압 축약 회로(10)의 출력전압(Vnu)과 최소의 테스트모드 설정전압에 따른 전압 축약 회로(10)의 출력전압(Vtb)의 평균치에 해당하는 약 4V의 반전 기준 전압을 갖고 있다.

한편, 버퍼 회로(30)의 출력단자(Tout)는 아날로그 스위치(70)의 게이트 단자(g)에 인가되어 있으며, 아날로그 스위치(70)의 입력단자(Xi)에는 클럭 발생부(50)로부터 발생되는 테스트모드 실행을 위한 타이밍 클럭이 인가되어 있는바, 아날로그 스위치 (70)의 게이트 단자(g)에 인가된 버퍼 회로(30)의 출력전압이 하이레벨인 경우에는 아날로그 스위치(70)의 입출력 단자가 서로 도통되어 마이크로 프로세서의 칩(90)에는 테스트모드 실행용 타이밍 클럭이 인가됨과 동시에 상기의 칩(90)은 자기 내부의 회로에 대한 테스트모드로 돌입하여 내장 프로그램에 의해 소정의 출력을 발생 시키게 된다. 이에 따라, 검사자는 상기한 칩의 출력을 외부의 측정장비에 인가하여 칩의 상태를 판별하도록 되어 있다. 그러나, 버퍼 회로(30)의 출력단자(Tout)에서, 상기와는 달리, 로우레벨의 전압이 출력될 경우에는 상기한 아날로그 스위치(70)의 입출력 단자는 차단되는 동시에 마이크로 프로세서 칩(90)은 정상동작모드로 된다.

그런데, 테스트 회로의 구성중 입력단에 해당하는 전압 축약 회로(10)는 MOS소자로 이루어져 있는 바, 이 소자들은 입력패드(Tin)에 수 KV에 해당하는 정전기나 고전압 잡음이 인가될 때 파괴되는 현상이 있었다.

일반적인 MOS소자에 대한 입력 보호 수단으로서는, 제1도에 도시한 바와 같이, 입력 단자를 증심으로 하여 전원(Vcc)측과 접지(Vss)측으로 각각 다이오드 기능을 하는 N채널 MOS트랜지스터(Q₂₀)와 P채널 MOS트랜지스터(Q₂₅)를 설치한 구성이 있었는데, 이 구성 하에서는 전원전압(Vcc)보다 큰 정(正)의 정전기등이 인가될 때에는 전류가 일력패드(Tin)으로부터 트랜지스터(Q₂₅)를 경유하여 전원(Vcc)측으로 흘러가도록 하고, 접지전압(Vss)보다자 낮은 부(負)의 정전기등이 인가될 때에는 전류가 접지로부터 트랜지스터 (Q₂₀)를 경유하여 입력패드(Tin)측으로 흘러들어 가도록 함으로써 MOS소자를 보호 하도록 하고 있다. 그러나, 상기의 트랜지스터(Q₂₀), (Q₂₅)를 모두 채용한 보호회로는 전술한 테스트 회로의 입력단에 대한 보호회로로서는 사용될 수 없었다. 그 이유는, 최소의 테스트모드 허용 전압인 7V의 전압이 입력패드(Tin)에 인가될 경우에는 트랜지스터(Q₂₅)는 순방향으로 도통됨에 따라 입력패드(Tin)의 전압은 전원전압(Vcc)+다이오드 순 방향전압(Vf)[=5V+0.3V≒5V]으로 클램프됨으로써 결국 버퍼 회로(30)의 출력단자(Tout)에서는 로우레벨의 신호, 즉 정상동작모드에 상응하는 출력 신호가 나오므로 테스트모드 설정전압의 인가에도 불구하고 칩(90)은 테스트모드를 실행할 수 없기 때문이다.

따라서, 제1도에 도시된 테스트 회로의 입력단의 보호수단(20)으로서, 지금까지는 전원(Vcc)측으로 접속되는 트랜지스터(V₂₅)를 점선과 같이 삭제한 상태에서 접지 (Vss)측으로 연결되는 트랜지스터(Q₂₀)만을 형성하는 방식이 있었다. 이 구조하에서는, 전술한 설명에 의해서도 알 수 있듯이, 정(正)의 정전기등을 해소하기 위하여, 보호회로(20)인 트랜지스터(Q₂₀)의 펀치스루(Punch-through)전압의 크기가 16V정도의 브레이크 다운(break-down)전압보다 작은 약 13V정도가 되게끔 트랜지스터(Q₂₀)의 칩을 형성하도록 하고 있다. 그러나, MOS소자의 제조공정은 사실상 상당히 높은 정밀도로 수행됨에도 불구하고 공정상의 오차가 항상 존재하고 또 사양의 변화에 따른 공정의 변화폭이 있는 경우 펀치스루전압의 크기 역시 변하게 되어 상기한 요구에 부응하기가 상당히 곤란하였다. 만약 상기와 같이, 펀치스루전압의 크기가 브레이크다운 전압보다 작게 얻어지지 않으면, 정(+)의 정전기등이 인가될때 예외없이 입력패드(Tin)측에 연결된 내부도 선이 끊어지거나 트랜지스터(Q₂₀)의 확산접합이 파괴되어 회도가 손상되는 문제가 있었다.

이에 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 테스트회로 보호용 트랜지스터의 펀치스루전압을 브레이크 다운 전압보다 낮게 하기 위한 조치를 취하지 않고, 기존의 회로에 소정의 테스트모드 허용 전압보다 큰 고전압이 들어올때에만 이를 논리적으로 검출하여 흡수하는 고전압 흡수회로(High-voltage absorber circuit)를 부가적으로 포함하는 보호회로를 갖춘 반도체 칩의 테스트회로를 제공하는데 그 목적을 두고 있다.

다음은 상기한 목적을 달성할 수 있는 본 발명에 관하여 그 실시예가 도시된 제2도 및 제3도를 참조하여 상세하게 설명한 것이다.

제2도 및 제3도의 구성중에서 참조번호 10A, 20A 및 30A로 표시된 회로부는 제1도의 10, 20, 30으로 표시된 회로부와 사실상 거의 동일한 동작을 수행하도록 구성되어 있다. 그런데 상기한 회로부(10A), (30A)는 본 발명에 따라 부가되는 고전압 흡수회로(40)내의 회로부(41), (43)와도 동일 유사한 동작을 가지므로, 이들의 회로부에 명칭을 부여함에 있어서는 그 명칭앞에 "제1", "제2"와 같은 서수사(序數詞)를 붙여 사용하기로 한다. 또한 입력보호용 트랜지스터(Q₂₀)로 구성된 보호회로(20A)는 본 발명에 있어서는, 종래의 단순히 MOS보호회로에서 보는 것처럼 단순히 부(負)전압의 정전기에 대한 보호수단으로서 작용하도록 구성되므로 "부전압 정전기 보호회로"라고 칭하기로 한다.

본 발명에 따라 구성된 정(正)전압의 정전기나 고전압 잡음에 대한 보호수단인 고전압 흡수회로(40)는 동작모드 설정 입력패드(Tin)에 인가되는 전압을 소정의 크기로 축소하는 (제2의)전압 축약 회로(41)와, 상기한 입력패드(Tin)에 최대의 테스트모드 허용전압보다 큰 고전압의 잡음이 인가됨에 따라 그 고전압에서 소정의 크기만큼 축소된 전압을 상기의 전압 축약 회로(41)의 출력단에서 검출하여 스위칭 회로(40)를 도통시킬 수 있는 정도의 하이레벨의 신호를 출력하는 (제2의)버퍼 회로(43)와, 상기한 버퍼 회로(43)로부터 출력되는 하이레벨의 신호에 의해 도통됨으로서 상기한 고전압의 잡음을 전원 전압(Vcc)측으로 흡수시키는 스위칭 소자(40)등을 포함하여 이루어 진다.

제1전압 축약 회로(10A)는 동작모드 설정입력패드(Tin)에 인가되는 전압을 미리 예정된 전압 크기로 축소하는 한편, 제2전압 축약 회로(41)는 상기 입력패드(Tin)의 인가 전압을 상기한 제1전압 축약 회로(10A)보다 좀 더 많이 축소하도록 되어 있다. 즉, 제3도에 도시된 본 실시예에서는, 입력패드(Tin)와 출력단자(T₁₀)사이에는 2개의 트랜지스터(Q₁₁), (Q₁₃)가 설치되었고, 입력패드(Tin)와 출력단자(T₄₁)사이에는 5개의 트랜지스터(Q₄₁), (Q₄₃), (Q₄₅), (Q₄₇), (Q₄₉)가 설치되어 있으므로 입력패드(Tin)의 전압이 5V일 경우, 제1전압 축약 회로(10A)는 그 출력단자(T₁₀)에 5V에서 2V만큼 축소된 3V의 전압을 제2전압 축약 회로(41)는 그 출력단자(T₄₁)에 5V에서 5V만큼 축소된 0V의 전압을 출력하게 된다. 이와 같은 동작원리에 의하여, 입력패드(Tin)에 인가된 전압에 따라 제1 및 제2의 전압 축약 회로(10A), (41)의 각각의 출력단자(T₁₀), (T₄₁)에서 발생되는 전압의 크기는 하기의 표에서 보는 바와같다.

[표 1]

[단위 : V]

[L=0V, H=5V]

제2버퍼 회로(43)는 제1버퍼 회로(30A)와 마찬가지로 약 4V의 반전기준 전압을 가진 2개의 인버터(IN₅), (IN₆)의 직결 결합으로 구성되는 것으로서, 상기한 제2전압 축약 회로(41)의 출력단자(T₄₁)에서 4V 이하의 전압이 출력될 때에는 로우레벨의 신호를, 5V이상의 전압이 출력될때에는 하이레벨의 신호를 그의 출력단자(T₄₃)에 출력시키도록 되어 있는바, 입력단자(Tin)에 인가되는 전압이 0V-9V(최대의 테스트모드 허용 전압)일때에는 로우레벨이, 10V이상의 고전압일 때에는 하이레벨이 된다.

이에 의해, 제2버퍼 회로(43)는 최대의 테스트모드 허용 전압 이상의 고전압 잡음을 검출해 낼 수 있게 된다. 스위칭 소자(45)는 MOS트랜지스터(Q₄₅)로 이루어진 것으로서, 그의 게이트 단자는 상기한 제2버퍼 회로(43)의 출력단자(T₄₃)에, 드레인 단자는 전원 Vcc에, 소스단자는 입력패드(Tin)에 연결된 단자(T₅)에 접속되어 있다. 만약, 제2버퍼 회로(43)의 출력에서 로우레벨의 전압이 나타나면 트랜지스터(Q₄₅)는 부도통 되는 반면, 하이레벨의 전압이 나타나면 트랜지스터(Q₄₅)는 도통됨으로써 고전압의 잡음을 전원(Vcc)측으로 흡수시킴과 동시에 고전압으로 유지되어 있던 단자(T₅)의 전위를 거의 전원전압 Vcc(=5V)의 크기로 클램프 시킨다. 이에 따라, 제1전압 축약 회로(10A)의 출력단자(T₁₀)도 3V에 해당하는 저전위의 선호를 발생시키며, 그 결과 제1버퍼 회로(30A)는 로우레벨의 신호를 발생하여 칩(90)을 정상동작모드로 전환시키도록 되어 있다.

이하에, 상기한 표를 참조하면서 제3도의 회로의 순차적인 동작과정을 설명한다.

[1]. 동작모드 설정 입력패드(Tin)의 인가 전압이 0V인 경우,

이 경우는 정상 동작 모드에 상응하는 것이며, 이때에는 Q₁₅와 Q₄₀이 모두 도통되어 단자(T₁₀), (T₄₁)의 전위는 접지전위 Vss로 되는 동시에 제1버퍼 회로(30A)는 로우레벨로 되며, 트랜지스터(Q₄₅)는 부도통상태에 놓이게 된다.

[2]. 입력패드(Tin)의 인가전압이 5V인 경우,

이 경우는 최대의 정상 동작 모드 전압이 인가된 경우로서, 단자(T₁₀)의 전압은 3V, 단자(T₄₁)의 전압은 0V로 유지됨으로써 트랜지스터(Q₄₅)는 부도통 상태에 놓이게 되는 한편, 제1버퍼회로(30A)는 여전히 로우레벨의 전압을 출력한다.

[3]. 입력패드(Tin)의 인가전압이 7V인 경우

이 경우는 최소의 테스트모드 허용 전압이 인가된 경우로서, 단자(T₁₀)의 전압은 5V로 되어 제1버퍼 회로(30A)는 비로서 하이레벨의 신호를 출력하여 최소의 테스트모드 허용 전압의 인가 상태를 검출해내며, 이에 따라 마이크로 프로세서 칩(90)에 대한 테스트모드가 실행된다. 이때, 단자(T₄₁)의 전압은 3V로서 트랜지스터(Q₄₅)를 부도통 상태로 만든다.

[4]. 입력패드(Tin)의 인가전압이 9V인 경우,

이 경우는 최대의 테스트모드 허용전압이 인가된 경우로서 단자(T₁₀)의 전압은 7V로 유지되어 제1버퍼 회로(30A)는 역시 하이레벨의 신호를 출력하여 테스트모드를 실행하게 하는 한편, 단자(T₄₁)는 4V의 전압으로 되어 트랜지스터(Q₄₅)를 부도통 상태로 만들게 된다.

[5]. 9V보다 큰 고전압 잡음이 인가된 경우,

이는 정(正)전압의 정전기나 고전압 잡음이 인가된 상태를 의미하며, 단자(T₄₁)는 상기의 표에서 보는바와 같이 5V 또는 그 이상의 전압을 순간적으로 나타내게 되며, 이때 제2버퍼 회로(43)는 최대의 테스트모드 허용전압보다 큰 고전압의 인가를 검출하여 그의 출력단자(T₄₃)에 하이레벨의 신호를 내보내며, 이에 의해 트랜지스터(Q₄₅)는 도통됨으로써 입력패드(Tin)에 인가된 고전위의 잡음을 전원(Vcc)측으로 흡수시킴과 동시에 단자(T₅)의 전위를 거의 전원전압(Vcc)으로 유지시키게 된다.

그 결과, 단자(T₁₀)의 전위는 3V로 저하되어 제1버퍼 회로(30A)의 출력단자(Tout)에 로우레벨의 신호를 내보냄으로써 칩(90)을 정상동작모드로 만든다.

[6]. 부(負)전압의 고전압 잡음이 인가된 경우,

이 경우에 있어서는 부전압 정전기 보호회로(20A)인 트랜지스터(Q₂₀)는 순바이어스의 다이오드처럼 동작하여 결국 부전압의 고전압 잡음은 접지(Vss)측으로 홉수되게 된다.

이상에서 설명한 바와같이, 본 발명에 따라 고전압 흡수회로를 구비한 칩 테스트 회로는 칩 보호용 트랜지스터의 핀치스루전압을 브레이크 다운 전압보다 작게 하려는 조작을 필요로 하지 않을 뿐만 아니라 단순히 논리조합을 통해서 최대 테스트모드 허용전압 보다 큰 정전기나 고전압의 잡음을 정확히 제거해 내므로 이 칩 테스트회로의 입력단이 상기의 고전압 잡음에 의해 파손되는 일이 극히 적어지게 되었다.

Claims

동작모드 설정 입력패드(Tin)에 연결되어 이 패드(Tin)에 인가되는 전압 레벨을 소정의 레벨로 축소하여 테스트모드를 실행시킬 수 있는 전압을 출력시키는 하나의 전압 축약 회로(10A)와, 이 전압 축약 회로(10A)의 출력단자(T₁₀)의 출력전압을 체크하여 최소의 테스트모드 허용 전압의 인가 상태를 검출해냄으로써 테스트모드의 실행을 지령하는 하나의 버퍼 회로(30A)와, 상기한 입력패드(Tin)에 인가되는 부전압의 정전기나 고전압 잡음을 통과시키는 부전압 정전기 보호회로(20A)등으로 이루어진 반도페 칩의 테스트 회로에 있어서, 상기한 동자 모드 설정 입력 패드(Tin)에 인가된 전압을 상기한 하나의 전압 축약 회로(10A)에서의 축소 레벨보다 큰 레벨로 축소시키는 다른 하나의 전압 축약 회로(41)와, 상기한 다른 하나의 전압 축약 회로(41)의 출력단자(T₄₁)의 출력전압을 체크하여 최대의 테스트모드 허용전압보다 큰 정전압의 정전기나 고전압의 인가 상태를 검출해내는 다른 하나의 버퍼 회로(43)와, 상기한 다른 하나의 버퍼 회로 (43)에서 상기한 정(正)의 고전압의 인가상태의 검출에 따른 하이레벨의 신호가 출력될 때 이 고전압을 전원(Vcc)측으로 흡수시킴과 동시에 상기한 하나의 버퍼 회로(30A)의 출력을 로우레벨의 신호로 강제로 전환시켜 테스트모드의 실행을 억제시키는 스위칭 소자(45)등을 부가적으로 구비하여 이루어진 것을 특징으로 하는 반도체 칩내에 테스트 입력단의 보호회로를 구비한 테스트 회로.