JPS62133820A - Ｄ／ａ変換器の試験方法及びその装置 - Google Patents
Ｄ／ａ変換器の試験方法及びその装置Info
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- JPS62133820A JPS62133820A JP27330485A JP27330485A JPS62133820A JP S62133820 A JPS62133820 A JP S62133820A JP 27330485 A JP27330485 A JP 27330485A JP 27330485 A JP27330485 A JP 27330485A JP S62133820 A JPS62133820 A JP S62133820A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル信号をアナログ信号に変換するＤ／
Ａ変換器の試験装置に係り、特に、変換速度の高い領域
でも高精度に動特性を試験するのに好適なり／Ａ変換器
の試験装置に関する。
Ａ変換器の試験装置に係り、特に、変換速度の高い領域
でも高精度に動特性を試験するのに好適なり／Ａ変換器
の試験装置に関する。
近年コンピュータ端末の高精細ディスプレイやディジタ
ルＴＶなどにおいて、ディジタルデータをビデオ信号に
変換して出力する高速Ｄ／Ａ変換器の開発、製品化が活
発化している。これに対処して、これらのＤ／Ａ変換器
の高速な周波数域での変換特性、すなわち動特性を高精
度に自動処理で試験することのできる試験装置の開発が
要望されている。
ルＴＶなどにおいて、ディジタルデータをビデオ信号に
変換して出力する高速Ｄ／Ａ変換器の開発、製品化が活
発化している。これに対処して、これらのＤ／Ａ変換器
の高速な周波数域での変換特性、すなわち動特性を高精
度に自動処理で試験することのできる試験装置の開発が
要望されている。
従来、Ｄ／Ａ変換器の直線性試験方法として特開昭５８
−１７２５６０号公報に記載のものがある。第４図、第
５図によりその概要を述べる。第４図のブロック構成図
において、クロック発生器１から出力するクロックを計
数器２でカラン１〜し、被試験Ｄ／Ａ変換器３は計数器
２の計数出力を入力に受けてＤ／Ａ変換する。被試験Ｄ
／Ａ変換器３から出力されるアナログ信号は標準Ａ／Ｄ
変換器４に入力され、クロックと同一レートで制御部５
から出力されるＡ／Ｄ変換命令によりディジタル信号に
変換され、制御部５に送られる。制御部５で、期待値と
、標準Ａ／Ｄ変換器４で得られた値とを比較して被試験
Ｄ／Ａ変換器３の特性を評価する。
−１７２５６０号公報に記載のものがある。第４図、第
５図によりその概要を述べる。第４図のブロック構成図
において、クロック発生器１から出力するクロックを計
数器２でカラン１〜し、被試験Ｄ／Ａ変換器３は計数器
２の計数出力を入力に受けてＤ／Ａ変換する。被試験Ｄ
／Ａ変換器３から出力されるアナログ信号は標準Ａ／Ｄ
変換器４に入力され、クロックと同一レートで制御部５
から出力されるＡ／Ｄ変換命令によりディジタル信号に
変換され、制御部５に送られる。制御部５で、期待値と
、標準Ａ／Ｄ変換器４で得られた値とを比較して被試験
Ｄ／Ａ変換器３の特性を評価する。
第５図はその時の主要信号のタイミングチャートを示し
たものである。尚、第５図中の波形を上から順に（ａ）
、 （ｂ）、（ｃ）と特定する。（ａ）はクロック発生
器１の出力、（ｂ）は被試験Ｄ／Ａ変換器の出力、（Ｃ
）は制御部５から標準Ａ／Ｄ変換器４に与えられる変換
命令パルスである。
たものである。尚、第５図中の波形を上から順に（ａ）
、 （ｂ）、（ｃ）と特定する。（ａ）はクロック発生
器１の出力、（ｂ）は被試験Ｄ／Ａ変換器の出力、（Ｃ
）は制御部５から標準Ａ／Ｄ変換器４に与えられる変換
命令パルスである。
計数クロックに同期して計数器２は＋１インクリメント
のディジタルデータを出力する。このディジタルデータ
に応じて被試験Ｄ／Ａ変換器３は単調増加するアナログ
信号を出力する。そしてアナログ信号のステップごとに
Ａ／Ｄ変換命令を出力してアナログ信号を標準Ａ／Ｄ変
換器４によりディジタルデータに変換する。
のディジタルデータを出力する。このディジタルデータ
に応じて被試験Ｄ／Ａ変換器３は単調増加するアナログ
信号を出力する。そしてアナログ信号のステップごとに
Ａ／Ｄ変換命令を出力してアナログ信号を標準Ａ／Ｄ変
換器４によりディジタルデータに変換する。
ここでわかるように標準Ａ／Ｄ変換器４は被試験Ｄ／Ａ
変換器３と同一の速度で動作させている。
変換器３と同一の速度で動作させている。
この構成で標準Ａ／Ｄ変換器４は被試験Ｄ／Ａ変換器３
より高精度のもの（ビット数の高いもの）を用いる必要
があるが、一般的にＤ／Ａ変換器とＡ／Ｄ変換器では、
Ｄ／Ａ変換器の方が、速度、分解能とも上位にある。し
たがって、第４図の従来構成で測定精度を保とうとする
と変換速度を上げることができず、被試験Ｄ／Ａ変換器
３の高速域での特性試験に適用できないという問題があ
った。
より高精度のもの（ビット数の高いもの）を用いる必要
があるが、一般的にＤ／Ａ変換器とＡ／Ｄ変換器では、
Ｄ／Ａ変換器の方が、速度、分解能とも上位にある。し
たがって、第４図の従来構成で測定精度を保とうとする
と変換速度を上げることができず、被試験Ｄ／Ａ変換器
３の高速域での特性試験に適用できないという問題があ
った。
本発明の目的は、従来技術での上記した問題点を解消し
、標準Ａ／Ｄ変換器の測定精度を高く保ちながら、被試
験Ｄ／Ａ変換器の高速域での特性試験を可能とするＤ／
Ａ変換器試験装置を提供することにある。
、標準Ａ／Ｄ変換器の測定精度を高く保ちながら、被試
験Ｄ／Ａ変換器の高速域での特性試験を可能とするＤ／
Ａ変換器試験装置を提供することにある。
本発明では、上記目的を達成するために、パタン発生器
と被試験Ｄ／Ａ変換器に周波数ＦＤＡのクロックを供給
して同一パタンを持つ少なくともＭ個のアナログ波形信
号を被試験Ｄ／Ａ変換器がら繰返し出力させる第１のク
ロック発生器と、標準Ａ／Ｄ変換器と演算処理部に周波
数ＦＡＤのクロックを供給して上記Ｍ個のアナログ波形
信号のうちから１／ＦＡＤの時間間隔ごとにＮ個の点で
ディジタル変換させる第２のクロック発生器と、上記ク
ロック発生器と基準発振器との間に配置されて上記時間
間隔１／ＦＡＤが時間間隔１／ＦＤ八より大きく、かつ
、Ｍ、Ｎが互いに素の数となるように周波数ＦＤＡ、
ＦＡＤを選択して各クロック発生器に供給する周波数シ
ンセサイザとを備えた構成とする。
と被試験Ｄ／Ａ変換器に周波数ＦＤＡのクロックを供給
して同一パタンを持つ少なくともＭ個のアナログ波形信
号を被試験Ｄ／Ａ変換器がら繰返し出力させる第１のク
ロック発生器と、標準Ａ／Ｄ変換器と演算処理部に周波
数ＦＡＤのクロックを供給して上記Ｍ個のアナログ波形
信号のうちから１／ＦＡＤの時間間隔ごとにＮ個の点で
ディジタル変換させる第２のクロック発生器と、上記ク
ロック発生器と基準発振器との間に配置されて上記時間
間隔１／ＦＡＤが時間間隔１／ＦＤ八より大きく、かつ
、Ｍ、Ｎが互いに素の数となるように周波数ＦＤＡ、
ＦＡＤを選択して各クロック発生器に供給する周波数シ
ンセサイザとを備えた構成とする。
従来例で述べたように、被試験Ｄ／Ａ変換器と標準Ａ／
Ｄ変換器に同一レート（周波数）の変換クロックを与え
たのでは、Ａ／Ｄ変換器の実効的な分解能の点から、試
験レートの高速化は困燻である。そこで、本発明では、
被試験Ｄ／Ａ変換器に与えるクロックと、標準Ａ／Ｄ変
換器に与えるクロックとを別にし、被試験Ｄ／Ａ変換器
には高速のレートを、標準Ａ／Ｄ変換器には実効分解能
が低下しない低いレートのクロックを与えることで高精
度化をはかる。この場合、被試験Ｄ／Ａ変換器から出力
されるアナログ信号の１周期からサンプルできるデータ
点数は減少するが、Ｄ／Ａ変換器とＡ／Ｄ変換器に供給
するクロックの周波数関係を ＦＡＤ＝ＦＡＮ×Ｎ／Ｍ 、ＦＡＮ＝ＦＤＡ／ｎＦＡ
Ｄ：標準Ａ／Ｄ変換器の変換周波数ＦＤＡ：被試験Ｄ／
Ａ変換器の変換周波数ＦＡＸ：アナログ波形信号の周波
数 ｎ：ＦＡｓを生成するための１サイクル内のＦＤＡのき
ざみ数 Ｎ：標準Ａ／Ｄ変換器で取込むデータ点数Ｍ二Ｎ個のデ
ータを取込むために必要なＦＡＸのサイクル数 のように、かつ、Ｍ％Ｎが互いに素の数となるように設
定することで１Ｍ個のアナログ波形信号のうちからＮ個
のデータを取込み、その後、データを並べ換えることで
、標準Ａ／Ｄ変換器の変換速度を等価的に被試験Ｄ／Ａ
変換器の変換レート以上にすることが可能となる。
Ｄ変換器に同一レート（周波数）の変換クロックを与え
たのでは、Ａ／Ｄ変換器の実効的な分解能の点から、試
験レートの高速化は困燻である。そこで、本発明では、
被試験Ｄ／Ａ変換器に与えるクロックと、標準Ａ／Ｄ変
換器に与えるクロックとを別にし、被試験Ｄ／Ａ変換器
には高速のレートを、標準Ａ／Ｄ変換器には実効分解能
が低下しない低いレートのクロックを与えることで高精
度化をはかる。この場合、被試験Ｄ／Ａ変換器から出力
されるアナログ信号の１周期からサンプルできるデータ
点数は減少するが、Ｄ／Ａ変換器とＡ／Ｄ変換器に供給
するクロックの周波数関係を ＦＡＤ＝ＦＡＮ×Ｎ／Ｍ 、ＦＡＮ＝ＦＤＡ／ｎＦＡ
Ｄ：標準Ａ／Ｄ変換器の変換周波数ＦＤＡ：被試験Ｄ／
Ａ変換器の変換周波数ＦＡＸ：アナログ波形信号の周波
数 ｎ：ＦＡｓを生成するための１サイクル内のＦＤＡのき
ざみ数 Ｎ：標準Ａ／Ｄ変換器で取込むデータ点数Ｍ二Ｎ個のデ
ータを取込むために必要なＦＡＸのサイクル数 のように、かつ、Ｍ％Ｎが互いに素の数となるように設
定することで１Ｍ個のアナログ波形信号のうちからＮ個
のデータを取込み、その後、データを並べ換えることで
、標準Ａ／Ｄ変換器の変換速度を等価的に被試験Ｄ／Ａ
変換器の変換レート以上にすることが可能となる。
以下、本発明の実施例を図により説明する。
第１図は本発明の実施例ブロック構成図を示し。
６はパタン発生器、３は被試験Ｄ／Ａ変換器、４は標準
Ａ／Ｄ変換器、７はメモリ、８は計算機。
Ａ／Ｄ変換器、７はメモリ、８は計算機。
９は第１のクロック発生器、１０は第２のクロック発生
器、１１．１２はそれぞれ周波数シンセサイザ。
器、１１．１２はそれぞれ周波数シンセサイザ。
１３は基準発振器である。
周波数シンセサイザ（１）１１から出力される周波数Ｆ
ＤＡの信号は第１のクロック発生器（■）９によって波
形成形され周波数ＦＯＡのクロックとしてパタン発生器
６と被試験Ｄ／Ａ変換器３に供給され、パタン発生器６
はＦＤＡに同期してディジタルパタンを繰返して被試験
Ｄ／Ａ変換器３に供給する。被試験Ｄ／Ａ変換器３は供
給されるディジタルパタンに応じたアナログ信号をＦＡ
Ｘの周波数で出力する。この時のＦＡＸは、ディジタル
パタンデータの発生サイクルにより、ｎ種類のデータを
繰返し出力する場合ＦＡＮ＝ＦＤＡ／ｎで規定される。
ＤＡの信号は第１のクロック発生器（■）９によって波
形成形され周波数ＦＯＡのクロックとしてパタン発生器
６と被試験Ｄ／Ａ変換器３に供給され、パタン発生器６
はＦＤＡに同期してディジタルパタンを繰返して被試験
Ｄ／Ａ変換器３に供給する。被試験Ｄ／Ａ変換器３は供
給されるディジタルパタンに応じたアナログ信号をＦＡ
Ｘの周波数で出力する。この時のＦＡＸは、ディジタル
パタンデータの発生サイクルにより、ｎ種類のデータを
繰返し出力する場合ＦＡＮ＝ＦＤＡ／ｎで規定される。
一方、周波数シンセサイザ（ｎ）１２から出力される周
波数ＦＡＤの信号は第２のクロック発生器（ＩＴ）１０
によって波形整形され、周波数ＦＡＤのクロックとして
標準Ａ／Ｄ変換器４とメモリ７に供給され、被試験Ｄ／
Ａ変換器３から出力される周波数ＦＡＸのアナログ波形
を標準Ａ／Ｄ変換器４によって再びディジタルデータに
変換してメモリ７に記憶させる。こうして取込まれたデ
ータを計算機８によって解析評価することで被試験Ｄ／
Ａ変換器３の特性を試験する。
波数ＦＡＤの信号は第２のクロック発生器（ＩＴ）１０
によって波形整形され、周波数ＦＡＤのクロックとして
標準Ａ／Ｄ変換器４とメモリ７に供給され、被試験Ｄ／
Ａ変換器３から出力される周波数ＦＡＸのアナログ波形
を標準Ａ／Ｄ変換器４によって再びディジタルデータに
変換してメモリ７に記憶させる。こうして取込まれたデ
ータを計算機８によって解析評価することで被試験Ｄ／
Ａ変換器３の特性を試験する。
なお、周波数シンセサイザ（Ｔ）１１、（１１）１２は
高安定な基準発振器１３を共通の信号源とすることによ
り安定度を高めている。すなわち、各々のシンセサイザ
を単独で動作させてそれぞれの設定値の変動があった場
合には、相対的な周波数の変動が発生して測定精度の劣
化を引き起こすが、これに対して、各々のシンセサイザ
の発振源を共通化するなら、周波数変動があっても発振
源が共通であるため、相対的なズレはなくなり精度の劣
化は起こらない。
高安定な基準発振器１３を共通の信号源とすることによ
り安定度を高めている。すなわち、各々のシンセサイザ
を単独で動作させてそれぞれの設定値の変動があった場
合には、相対的な周波数の変動が発生して測定精度の劣
化を引き起こすが、これに対して、各々のシンセサイザ
の発振源を共通化するなら、周波数変動があっても発振
源が共通であるため、相対的なズレはなくなり精度の劣
化は起こらない。
ここで被試験Ｄ／Ａ変換器３を最高レートで試験するこ
とと、標準Ａ／Ｄ変換器４を高精度域で動作させること
と、さらにサンプリングデータ富力 度を向上することとを同時に実現するた八には、ＦＤＡ
、ＦＡＤの周波数関係を、Ｍ、Ｎを互いに素の数として ＦＡＤ＝ ＦＡＮＸ Ｎ／Ｍ （１）
ＦＡＮ＝ ＦＤＡ／ ｎ （２）
の関係式となるように設定する必要がある。
とと、標準Ａ／Ｄ変換器４を高精度域で動作させること
と、さらにサンプリングデータ富力 度を向上することとを同時に実現するた八には、ＦＤＡ
、ＦＡＤの周波数関係を、Ｍ、Ｎを互いに素の数として ＦＡＤ＝ ＦＡＮＸ Ｎ／Ｍ （１）
ＦＡＮ＝ ＦＤＡ／ ｎ （２）
の関係式となるように設定する必要がある。
式（１）、（２）の関係を第２図で説明する。
以下、第２図中の波形を上から順に（ａ）、（ｂ）。
（ｃ）、（ｄ）と特定する。第２図において、（ａ）は
被試験Ｄ／Ａ変換器の出力波形の一例を示し、３ビツト
（８レベル）分解能のＤ／Ａ変換器を例に” ｏ ｏ
ｏ”から” １１１”までルベルずつ８段階増加させた
場合の繰返し波形を示している。この時の変換レートは
ＦＤ八で、繰返し波形の周波数ＦＡＭは（２）式に示す
ように、ｎ＝８の場合に相当するので、ＦＡＮ”ＦＤＡ
／８である。
被試験Ｄ／Ａ変換器の出力波形の一例を示し、３ビツト
（８レベル）分解能のＤ／Ａ変換器を例に” ｏ ｏ
ｏ”から” １１１”までルベルずつ８段階増加させた
場合の繰返し波形を示している。この時の変換レートは
ＦＤ八で、繰返し波形の周波数ＦＡＭは（２）式に示す
ように、ｎ＝８の場合に相当するので、ＦＡＮ”ＦＤＡ
／８である。
（ｂ）は被試験Ｄ／Ａ変換器の出力を再びディジタル量
に変換するための標準Ａ／Ｄ変換器の変換クロックで周
波数はＦＡＤである。この時のＡ／Ｄ変換データを（ｃ
）に示すが、ｌ！Ａ準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換
器より分解能の高い４ビツトのものを例にしている。
に変換するための標準Ａ／Ｄ変換器の変換クロックで周
波数はＦＡＤである。この時のＡ／Ｄ変換データを（ｃ
）に示すが、ｌ！Ａ準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換
器より分解能の高い４ビツトのものを例にしている。
第２図のようにＦＡＤ、 Ｆｏ＾、ＦＡＮの周波数関係
を式（１）、（２）に従って設定すれば、標準Ａ／Ｄ変
換器でサンプリングしたＮ＝１６個の点において、繰返
し波形に対して全て異なる点でのデータが得られること
になる。しかし、（Ｃ）のようにサンプルされたデータ
は配列がランダムであり、このままでは原波形を予想す
ることは困難であるが、（ｄ）に示すように、並べ換え
ることによって原波形に戻すことが可能となる。並べ換
えのアルゴリズムは （ｘＸＭ）Ｍｏｄ Ｎ＝Ｗ （３）Ｊ＝ｘ
（ただしＷ＝１） Ａｄ＝ （ｉ ＸＪ）Ｍａｄ Ｎ
（４）の（３）式においてＸを０から１ずつ変えて
ＷがＩｔ Ｉ １１になる時のＸの値をＪとして（４）
式に代入する。（４）式のｉは第２図（ｄ）のサンプル
データの括弧（）内の数値に対応し、Ａｄは括弧（）内
数値の下の値、すなわち、ｉの値に対応するデータの並
べ換え前のメモリのアドレスを示す。この（４）式のｉ
に１１０１１から順次代入してＡｊを求め、第２図（ｄ
）のように並べ換えを行う。第２図においてはＮ＝１６
、Ｍ＝９で（３）式に代入するとＪ＝９となり ｉ＝０ ： Ａａ＝ｏ、 ｉ＝１ ： Ａ−＝９となる
。ここで（２）式を（１）式に代入するとＦＡＤ＝ＦＤ
Ａ×Ｎ／（Ｍ×ｎ） （５）となり、第２図
の例ではＦＡｏ”；０．２Ｘ ＦＤＡとなって標準Ａ／
Ｄ変換器の変換クロックは、被試験Ｄ／Ａ変換器のそれ
と比較して約１１５と低くすることができる。また式（
１）、（２）による周波数関係とデータの並べ換え操作
により等測的にＦＤＡより速いクロックでサンプルした
ことになり、第２図の例では２倍のＦＤＡでサンプルし
たことと等価となる。
を式（１）、（２）に従って設定すれば、標準Ａ／Ｄ変
換器でサンプリングしたＮ＝１６個の点において、繰返
し波形に対して全て異なる点でのデータが得られること
になる。しかし、（Ｃ）のようにサンプルされたデータ
は配列がランダムであり、このままでは原波形を予想す
ることは困難であるが、（ｄ）に示すように、並べ換え
ることによって原波形に戻すことが可能となる。並べ換
えのアルゴリズムは （ｘＸＭ）Ｍｏｄ Ｎ＝Ｗ （３）Ｊ＝ｘ
（ただしＷ＝１） Ａｄ＝ （ｉ ＸＪ）Ｍａｄ Ｎ
（４）の（３）式においてＸを０から１ずつ変えて
ＷがＩｔ Ｉ １１になる時のＸの値をＪとして（４）
式に代入する。（４）式のｉは第２図（ｄ）のサンプル
データの括弧（）内の数値に対応し、Ａｄは括弧（）内
数値の下の値、すなわち、ｉの値に対応するデータの並
べ換え前のメモリのアドレスを示す。この（４）式のｉ
に１１０１１から順次代入してＡｊを求め、第２図（ｄ
）のように並べ換えを行う。第２図においてはＮ＝１６
、Ｍ＝９で（３）式に代入するとＪ＝９となり ｉ＝０ ： Ａａ＝ｏ、 ｉ＝１ ： Ａ−＝９となる
。ここで（２）式を（１）式に代入するとＦＡＤ＝ＦＤ
Ａ×Ｎ／（Ｍ×ｎ） （５）となり、第２図
の例ではＦＡｏ”；０．２Ｘ ＦＤＡとなって標準Ａ／
Ｄ変換器の変換クロックは、被試験Ｄ／Ａ変換器のそれ
と比較して約１１５と低くすることができる。また式（
１）、（２）による周波数関係とデータの並べ換え操作
により等測的にＦＤＡより速いクロックでサンプルした
ことになり、第２図の例では２倍のＦＤＡでサンプルし
たことと等価となる。
次に、本発明の他の実施例を第３図によって説明する。
以下、第３図中の波形を上から順に（ａ）、（ｂ）、（
ｃ）、（ｄ）、（ｅ）、（ｆ）と特定する。第２図実施
例では被試験Ｄ／Ａ変換器に供給するディジタルデータ
として、第２図（ａ）のような１ステツプ毎に単調に増
加するデータを選んだが、実際の使用時にはこのような
パタンは少ない。また、このような単調増加のパタンで
は被試験Ｄ／Ａ変換器に対してあまりきびしい試験にな
らない。そこで、第３図（ａ）のようなパタンを並べ換
え操作により第３図（ｂ）のように並べ換えることによ
って被試験Ｄ／Ａ変換器がきびしい動作となるディジタ
ルパタンとなる。第３図（ｂ）のパタンは、（ａ）のよ
うな３ビツトＤ／Ａ変換器において” ｏ ｏ ｏ ”
から” １１１ ”まで＋１ずつ８ステツプ（＝Ｎ１）
変化する繰返しパタンを３個飛びで抜き出した、すなわ
ち、Ｍｌ、Ｎ□の関係で並べ換えたものである。このよ
うなパタンか入力される被試験Ｄ／Ａ変換器のアナログ
出力を標準Ａ／Ｄ変換器によって再びディジタルデータ
に変換する。この時のデータ点数、周波数等は、ｎ＝８
、Ｍ２＝５の被試験Ｄ／Ａ変換器出力を標準Ａ／Ｄ変換
器によってＮ２＝８個サンプルした場合を示している。
ｃ）、（ｄ）、（ｅ）、（ｆ）と特定する。第２図実施
例では被試験Ｄ／Ａ変換器に供給するディジタルデータ
として、第２図（ａ）のような１ステツプ毎に単調に増
加するデータを選んだが、実際の使用時にはこのような
パタンは少ない。また、このような単調増加のパタンで
は被試験Ｄ／Ａ変換器に対してあまりきびしい試験にな
らない。そこで、第３図（ａ）のようなパタンを並べ換
え操作により第３図（ｂ）のように並べ換えることによ
って被試験Ｄ／Ａ変換器がきびしい動作となるディジタ
ルパタンとなる。第３図（ｂ）のパタンは、（ａ）のよ
うな３ビツトＤ／Ａ変換器において” ｏ ｏ ｏ ”
から” １１１ ”まで＋１ずつ８ステツプ（＝Ｎ１）
変化する繰返しパタンを３個飛びで抜き出した、すなわ
ち、Ｍｌ、Ｎ□の関係で並べ換えたものである。このよ
うなパタンか入力される被試験Ｄ／Ａ変換器のアナログ
出力を標準Ａ／Ｄ変換器によって再びディジタルデータ
に変換する。この時のデータ点数、周波数等は、ｎ＝８
、Ｍ２＝５の被試験Ｄ／Ａ変換器出力を標準Ａ／Ｄ変換
器によってＮ２＝８個サンプルした場合を示している。
すなわち、ＦＡＮ：Ｆ ＤＡ／ ｎ ＝ Ｆ ＤＡ／
８、ＦＡｏ＝ＦＡＮ×Ｎ２／Ｍｚ＝ＦＤＡ１５となり、
標準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換器の変換レートに
比べ十分低い周波数でサンプリングできる。
８、ＦＡｏ＝ＦＡＮ×Ｎ２／Ｍｚ＝ＦＤＡ１５となり、
標準Ａ／Ｄ変換器は被試験Ｄ／Ａ変換器の変換レートに
比べ十分低い周波数でサンプリングできる。
しかし、上述のような関係式でサンプルされたディジタ
ルデータは第３図（ｄ）のような形となり、第３図（ａ
）の原データとは並びが異なる。
ルデータは第３図（ｄ）のような形となり、第３図（ａ
）の原データとは並びが異なる。
そこで第２図実施例の場合と同様に、サンプルしたデー
タを第３図（ｅ）、第３図（ｆ）のように並べ換えて第
３図（ａ）の原データと同様な波形データを再生する必
要がある。それには、まず第３図（ｄ）のデータを第３
図（ｅ）のように並べ換えて第３図（ｂ）と同様の波形
データを再生する（データの一次並べ換え）。データの
並べ換えは（３）式にＭ２、Ｎ２を代入してＪを求めそ
の値を（４）式に代入して行う。
タを第３図（ｅ）、第３図（ｆ）のように並べ換えて第
３図（ａ）の原データと同様な波形データを再生する必
要がある。それには、まず第３図（ｄ）のデータを第３
図（ｅ）のように並べ換えて第３図（ｂ）と同様の波形
データを再生する（データの一次並べ換え）。データの
並べ換えは（３）式にＭ２、Ｎ２を代入してＪを求めそ
の値を（４）式に代入して行う。
次に第３図（ｅ）から第３図（ｆ）への並べ換え（デー
タの二次並べ換え）は、（３）式にＭｌ、Ｎ１を代入し
てＪを求めその値を（４）式に代入して行う。
タの二次並べ換え）は、（３）式にＭｌ、Ｎ１を代入し
てＪを求めその値を（４）式に代入して行う。
以上によって被試験Ｄ／Ａ変換器に対してはきびしい試
験となるが、標準Ａ／Ｄ変換器は負担の少ないサンプリ
ングが可能となる。
験となるが、標準Ａ／Ｄ変換器は負担の少ないサンプリ
ングが可能となる。
本発明によれば、被試験Ｄ／Ａ変換器の変換速度に対し
標準Ａ／Ｄ変換器の変換速度を低くすることが可能とな
るため標準Ａ／Ｄ変換器の高測定精度を保ちながら被試
験Ｄ／Ａ変換器の最高速域での試験ができるようになり
、また、デ、−夕の並べ換えによって被試験Ｄ／Ａ変換
速度より等測的に高い速度でＡ／Ｄ変換した値が得られ
、より高い精度での試験が可能となる。
標準Ａ／Ｄ変換器の変換速度を低くすることが可能とな
るため標準Ａ／Ｄ変換器の高測定精度を保ちながら被試
験Ｄ／Ａ変換器の最高速域での試験ができるようになり
、また、デ、−夕の並べ換えによって被試験Ｄ／Ａ変換
速度より等測的に高い速度でＡ／Ｄ変換した値が得られ
、より高い精度での試験が可能となる。
第１図は本発明の一実施例のブロック構成図、第２図は
第１図実施例の動作説明用の信号タイムチャート、第３
図は本発明の他の実施例の動作説明用の信号タイムチャ
ー１〜、第４図は従来例のブロック構成図、第５図は第
４図従来例の動作説明用の信号タイムチャートである。 ３・・・被試験Ｄ／Ａ変換器 ４・・・標準Ａ／Ｄ変換器 ６・・・パタン発生器７・
・・メモリ ８・・・計算機９・・・第１の
クロック発生器 １０・・・第２のクロック発生器 １１．１２・・・周波数シンセサイザ １３・・・基準発振器
第１図実施例の動作説明用の信号タイムチャート、第３
図は本発明の他の実施例の動作説明用の信号タイムチャ
ー１〜、第４図は従来例のブロック構成図、第５図は第
４図従来例の動作説明用の信号タイムチャートである。 ３・・・被試験Ｄ／Ａ変換器 ４・・・標準Ａ／Ｄ変換器 ６・・・パタン発生器７・
・・メモリ ８・・・計算機９・・・第１の
クロック発生器 １０・・・第２のクロック発生器 １１．１２・・・周波数シンセサイザ １３・・・基準発振器
Claims (1)
- 【特許請求の範囲】 １、被試験Ｄ／Ａ変換器に試験用のディジタルパタンを
供給するパタン発生器と、被試験Ｄ／Ａ変換器の出力を
ディジタル信号に変換する標準Ａ／Ｄ変換器と、その出
力ディジタル信号を記憶し演算処理して特性評価を行う
演算処理部と、上記両変換器の変換速度を規定するクロ
ック信号を発生するクロック発生器とを備えたＤ／Ａ変
換器試験装置において、パタン発生器と被試験Ｄ／Ａ変
換器に周波数Ｆ＿Ｄ＿Ａのクロックを供給して同一パタ
ンの少なくともＭ個のアナログ波形信号を被試験Ｄ／Ａ
変換器から繰返し出力させる第１のクロック発生器と、
標準Ａ／Ｄ変換器と演算処理部に周波数ＦＡＤのクロッ
クを供給して上記Ｍ個のアナログ波形信号を１／Ｆ＿Ａ
＿Ｄの時間間隔ごとにＮ個の点でディジタル変換させる
第２のクロック発生器と、上記各クロック発生器と基準
発振器との間に配置されて上記時間間隔１／Ｆ＿Ａ＿Ｄ
が時間間隔１／Ｆ＿Ｄ＿Ａより大きく、かつ、Ｍ、Ｎが
互いに素の数となるように周波数Ｆ＿Ｄ＿Ａ、Ｆ＿Ａ＿
Ｄを選択して各クロック発生器に供給する周波数シンセ
サイザとを備えたことを特徴とするＤ／Ａ変換器の試験
装置。 ２、前記周波数シンセサイザから供給される、前記被試
験Ｄ／Ａ変換器の変換周波数Ｆ＿Ｄ＿Ａと前記標準Ａ／
Ｄ変換器の変換周波数Ｆ＿Ａ＿Ｄとの関係が、前記取込
んだデータ点数Ｎと、このＮ個のデータを取込むために
必要な前記アナログ波形信号のサイクル数Ｍと、このア
ナログ波形信号の１サイクルを生成するためのクロック
信号Ｆ＿Ｄ＿Ａのきざみ数ｎとの間にＦ＿Ａ＿Ｄ＝Ｆ＿
Ｄ＿Ａ×Ｎ／（Ｍ×ｎ）の関係となるように設定されて
いることを特徴とする特許請求の範囲第１項記載のＤ／
Ａ変換器の試験装置。 ３、前記演算処理部は、前記標準Ａ／Ｄ変換器から取込
んだＮ個のデータをあらかじめ設定されたアルゴズムに
従って並べかえた上で特性評価行う演算処理部であるこ
とを特徴とする特許請求の範囲第１項記載のＤ／Ａ変換
器の試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273304A JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
| US06/938,966 US4758781A (en) | 1985-12-06 | 1986-12-08 | DA converter testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273304A JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133820A true JPS62133820A (ja) | 1987-06-17 |
| JPH0624320B2 JPH0624320B2 (ja) | 1994-03-30 |
Family
ID=17525997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273304A Expired - Lifetime JPH0624320B2 (ja) | 1985-12-06 | 1985-12-06 | Ｄ／ａ変換器の試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624320B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034621A (ja) * | 1989-06-01 | 1991-01-10 | Gifu Univ | サンプリング方法およびその装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541667A (en) * | 1977-06-06 | 1979-01-08 | Shiyunichi Nozawa | Digital receiver for waveform information |
| JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
-
1985
- 1985-12-06 JP JP60273304A patent/JPH0624320B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541667A (en) * | 1977-06-06 | 1979-01-08 | Shiyunichi Nozawa | Digital receiver for waveform information |
| JPS58174861A (ja) * | 1982-04-07 | 1983-10-13 | Sony Tektronix Corp | アナログ・デジタル変換器の特性測定装置 |
| JPS58219465A (ja) * | 1982-06-15 | 1983-12-20 | Toshiba Corp | Ｄ／ａコンバ−タ用試験装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH034621A (ja) * | 1989-06-01 | 1991-01-10 | Gifu Univ | サンプリング方法およびその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624320B2 (ja) | 1994-03-30 |
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