JPS6215930A - D/a変換器の試験方式 - Google Patents
D/a変換器の試験方式Info
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- JPS6215930A JPS6215930A JP15400285A JP15400285A JPS6215930A JP S6215930 A JPS6215930 A JP S6215930A JP 15400285 A JP15400285 A JP 15400285A JP 15400285 A JP15400285 A JP 15400285A JP S6215930 A JPS6215930 A JP S6215930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はD/A変換器の特に動特性を試験するに好適な
試験方式に関する。
試験方式に関する。
近年、高分解能ビデオディスプレイ、OA機器などの分
野において、ディジタル信号によってアナログ信号を発
生するための高速D/A変換器の需要が急速忙高まって
いる。この様な状況に伴ない、D/A変換器の最高変換
速度における変換特性を試験するための動特性試験方式
が重要となってきた。
野において、ディジタル信号によってアナログ信号を発
生するための高速D/A変換器の需要が急速忙高まって
いる。この様な状況に伴ない、D/A変換器の最高変換
速度における変換特性を試験するための動特性試験方式
が重要となってきた。
従来のD/A変換器の変換特性試験方法は、例えば特開
昭58−172560号公報に示されている。
昭58−172560号公報に示されている。
第6図は上記公報に示されている従来例の試験方式のブ
ロック図である。図において1は制御部、2−はクロッ
ク発生器、3は計数器、4は被試験D/A変換器、5は
A/D変換器であムクロック発生器2より発生する変換
クロックは、被試験D/A変換器4に供給するディジタ
ルデータの変換速度を規定する。クロック発生器2によ
って発生する変換クロックのスタート及びストップは、
廁御部1からの制御信号によって行なわれる。変換クロ
ックは計数器3によって計数され、被試験D/Af換器
4にD/A変換出力が順次増大するディジタルコードを
出力する。以上の変換クロックとD/A変換出力との関
係を第7図(−)及び(b)に示す。被試験D/A変換
器4の変換出力は、比較基準となるA/D変換器5によ
って第7図(clの様に変換クロック速度と等しい変換
命令速度に従って再度ディジタル信号に変換される。被
試験D/A変換器4に加えた入力ディジタルコードと、
期待されるD/A変換出力のレベルに差異を生ずる場合
には、A/D変換器5の出力ディジタルコードとの間に
差を生ずることになる。従って入出力ディジタルコード
を制御部1によって比較することで被試験D/A変換器
4の変換特性を知ることができる。
ロック図である。図において1は制御部、2−はクロッ
ク発生器、3は計数器、4は被試験D/A変換器、5は
A/D変換器であムクロック発生器2より発生する変換
クロックは、被試験D/A変換器4に供給するディジタ
ルデータの変換速度を規定する。クロック発生器2によ
って発生する変換クロックのスタート及びストップは、
廁御部1からの制御信号によって行なわれる。変換クロ
ックは計数器3によって計数され、被試験D/Af換器
4にD/A変換出力が順次増大するディジタルコードを
出力する。以上の変換クロックとD/A変換出力との関
係を第7図(−)及び(b)に示す。被試験D/A変換
器4の変換出力は、比較基準となるA/D変換器5によ
って第7図(clの様に変換クロック速度と等しい変換
命令速度に従って再度ディジタル信号に変換される。被
試験D/A変換器4に加えた入力ディジタルコードと、
期待されるD/A変換出力のレベルに差異を生ずる場合
には、A/D変換器5の出力ディジタルコードとの間に
差を生ずることになる。従って入出力ディジタルコード
を制御部1によって比較することで被試験D/A変換器
4の変換特性を知ることができる。
上記の従来例では、被試験D/A変換器4を試験するた
めの比較基準となるA/D変換器5には、前者に比較し
て高い分解能が要求されるいしかし、同一分解能のD/
A変換器とA/D変換器の最高変換速度を比べた場合に
A/D’&換器が劣るのが一般的である。また更に、変
換速度が最高変換速度に近づくにつれて、A/D変換器
の実効的な分解能は低下をきたす問題がある。従って、
以上の理由から従来例では被試験D/A変換器4に対し
てA/D変換器5の分解能を十分高く保たなければなら
ない必要から、A/D変換器5の変換速度を高速化でき
ない問題があった。このため、被試験D/A’&摩器が
高速変換を行なう場合の試験には適用できない欠点があ
った。
めの比較基準となるA/D変換器5には、前者に比較し
て高い分解能が要求されるいしかし、同一分解能のD/
A変換器とA/D変換器の最高変換速度を比べた場合に
A/D’&換器が劣るのが一般的である。また更に、変
換速度が最高変換速度に近づくにつれて、A/D変換器
の実効的な分解能は低下をきたす問題がある。従って、
以上の理由から従来例では被試験D/A変換器4に対し
てA/D変換器5の分解能を十分高く保たなければなら
ない必要から、A/D変換器5の変換速度を高速化でき
ない問題があった。このため、被試験D/A’&摩器が
高速変換を行なう場合の試験には適用できない欠点があ
った。
本発明の目的は、従来例で問題であった被試験D/A変
換器の最高変換速度付近での動特性を一高精度に試験可
能な試験方式を提供することにある。
換器の最高変換速度付近での動特性を一高精度に試験可
能な試験方式を提供することにある。
被試験D/A変換器とA/D変換器との変換速度が等し
い場合には、従来例で述べた様にA/D変換器の実効的
な分解能の低下を避けることは困難である。そこで本発
明は、被試験D/A変換器の変換りaツクを分周したも
のをA/D変換、器の変換クロックとすることによって
、A/D変換器の変換クロック周波数を被試験D/A変
換器に比べて分局比分の−に低減し、これによりて、A
/D変換器を分解能の型下しない低速で動作させること
が可能となり、試験精度の高精度化が期待できる。更に
分局比倍に得られたA/D変換器の出力ディジタルデー
タを−Hメモリに記憶した後に、計算機を用いてデータ
の並べ換え操作を行なう。これによって等測的にA/D
変換器を被試験D/A変換器と同一以上の変換クロック
で動作させたのと同じ結果を得ることができるものであ
る。
い場合には、従来例で述べた様にA/D変換器の実効的
な分解能の低下を避けることは困難である。そこで本発
明は、被試験D/A変換器の変換りaツクを分周したも
のをA/D変換、器の変換クロックとすることによって
、A/D変換器の変換クロック周波数を被試験D/A変
換器に比べて分局比分の−に低減し、これによりて、A
/D変換器を分解能の型下しない低速で動作させること
が可能となり、試験精度の高精度化が期待できる。更に
分局比倍に得られたA/D変換器の出力ディジタルデー
タを−Hメモリに記憶した後に、計算機を用いてデータ
の並べ換え操作を行なう。これによって等測的にA/D
変換器を被試験D/A変換器と同一以上の変換クロック
で動作させたのと同じ結果を得ることができるものであ
る。
以下、本発明を図面忙示した実施例によって詳細に説明
する。 。
する。 。
矛1図は矛1の実施例であり、図において2はクロック
発生器、4は被試験D/A変換器、5はA/D変換器、
6は周波数シンセサイザ、7はパターン発生器、8はロ
ーパスフィルタ1.9はメそり、10は分周器、11は
計算機である。
発生器、4は被試験D/A変換器、5はA/D変換器、
6は周波数シンセサイザ、7はパターン発生器、8はロ
ーパスフィルタ1.9はメそり、10は分周器、11は
計算機である。
周波数シンセサイザ6によって被試験D/A変換器4の
変換速度を規定する低位相雑音の基準周波数f0を発生
する。クロック発生器2は基準周波数foK同期した低
ジツタの変換・クロックを発生する。パターン発生器7
は、被試験D/A変換器4のビット数に対応したディジ
タル試験データを発生する。発生データは変換クロック
周波数f0に同期したビット数のパラレルデータであり
、任意の試験データの繰返し発生が可能である。被試験
D/A変換器4の出力アナログ信号は、被試験D/Af
換器の分解能以上の高い分解能を持った基準A/D変換
器5によってA/D変換される。被試験D/A変換器4
とA/D変換器5の間和は、被試験D/A変換器4の出
力に含まれる高調波成分による折返し誤差を防ぐために
、ローパスフィルタ8を挿入している。また、A/D変
換器5に供給する変換クロックは、クロック発生器2の
出力周波数f0を分局器10によってM分周した周波数
f、/ Mとする。
変換速度を規定する低位相雑音の基準周波数f0を発生
する。クロック発生器2は基準周波数foK同期した低
ジツタの変換・クロックを発生する。パターン発生器7
は、被試験D/A変換器4のビット数に対応したディジ
タル試験データを発生する。発生データは変換クロック
周波数f0に同期したビット数のパラレルデータであり
、任意の試験データの繰返し発生が可能である。被試験
D/A変換器4の出力アナログ信号は、被試験D/Af
換器の分解能以上の高い分解能を持った基準A/D変換
器5によってA/D変換される。被試験D/A変換器4
とA/D変換器5の間和は、被試験D/A変換器4の出
力に含まれる高調波成分による折返し誤差を防ぐために
、ローパスフィルタ8を挿入している。また、A/D変
換器5に供給する変換クロックは、クロック発生器2の
出力周波数f0を分局器10によってM分周した周波数
f、/ Mとする。
以上に述べた方法によって、A/D変換器5は被試験D
/A変換器4の出力データを基本周波数f0のM周期毎
にA/D変換することができる。その出力データは、メ
モリ9に記憶した後に計算機11によりて解析する。
/A変換器4の出力データを基本周波数f0のM周期毎
にA/D変換することができる。その出力データは、メ
モリ9に記憶した後に計算機11によりて解析する。
次に上記の実施例を第2図を用いて更に詳細に説明する
。この図では、被試験D/A変換器4は3ビツトの例を
示している。第2図(tLlは、被試験D/A変換器4
の入力データを示し、縦軸は入力コードを2進数で示し
ている。横軸は時間を示している。第2図1eLlでは
、パターン発生器7によって、3ビツトの被試験D/A
変換器4の全8レベルの入力コードを3周期分繰返し発
生させた場合を示す。
。この図では、被試験D/A変換器4は3ビツトの例を
示している。第2図(tLlは、被試験D/A変換器4
の入力データを示し、縦軸は入力コードを2進数で示し
ている。横軸は時間を示している。第2図1eLlでは
、パターン発生器7によって、3ビツトの被試験D/A
変換器4の全8レベルの入力コードを3周期分繰返し発
生させた場合を示す。
第2図(blは、A/DyR換器5の変換クロックのタ
イミングを示し、被試験D/A変換器4の変換クロック
周波数f、に対して分局数M(第2図(blではM−5
の例を示す)毎にA/D変換する。ここで、A/D変換
のタイミングは、被試験D/A変換器の各出カッベル(
矛2図(a))の中心になる様に設定している。
イミングを示し、被試験D/A変換器4の変換クロック
周波数f、に対して分局数M(第2図(blではM−5
の例を示す)毎にA/D変換する。ここで、A/D変換
のタイミングは、被試験D/A変換器の各出カッベル(
矛2図(a))の中心になる様に設定している。
以上の様に、分局数Mと被試験D/A変換器40分解能
に対応した全8レベルの入力コードの繰返し数とを一致
させることによって、第2図(C)に示す様に被試験D
/ A変換器4の分解能3ビット分圧対応したA/D
’&換器5の8レベルの出力コードを■〜のの様に得る
ことができる。
に対応した全8レベルの入力コードの繰返し数とを一致
させることによって、第2図(C)に示す様に被試験D
/ A変換器4の分解能3ビット分圧対応したA/D
’&換器5の8レベルの出力コードを■〜のの様に得る
ことができる。
この出力コードを第2図1d)の様な順序に並べ換える
ことで、あたかも被試験D/A変換器4の入力コードを
周波数fo毎にA/D変換したのと等価な結果を得るこ
とができる。
ことで、あたかも被試験D/A変換器4の入力コードを
周波数fo毎にA/D変換したのと等価な結果を得るこ
とができる。
以上の関係を維持するための被試験D/A変換器4の変
換クロック周波数f6+分解能nビット、また、A/D
変換器5の変換クロック周波数’AD ’分周数Mとの
間には、次の関係が成り立つ。
換クロック周波数f6+分解能nビット、また、A/D
変換器5の変換クロック周波数’AD ’分周数Mとの
間には、次の関係が成り立つ。
fAD−f、/ M
(ただし、Mはデータ数Nwm2nに対して素の関係)
次忙、第2図(C)の出力データを第2図(diの順序
に並べ換える方法を第2図を例に説明する。
に並べ換える方法を第2図を例に説明する。
第2図(司に示した被試験D/A変換器4の入力コード
に付した0から23までの番号に対してN5w2”の乗
合を求めることで、第2図(dlへの再生順序を決める
ことができる。ここで、N■2nの乗合をmod(Nと
表わせば、第2図の例では2.1−8となりmod (
81:の順序で並べ換えれば良い。
に付した0から23までの番号に対してN5w2”の乗
合を求めることで、第2図(dlへの再生順序を決める
ことができる。ここで、N■2nの乗合をmod(Nと
表わせば、第2図の例では2.1−8となりmod (
81:の順序で並べ換えれば良い。
すなわち、第2図(4)の6番に対するmod (8)
は6であり、これに対応するA/D出力データlclに
示した■の出力コードは、6番目に並べ換えれば良い。
は6であり、これに対応するA/D出力データlclに
示した■の出力コードは、6番目に並べ換えれば良い。
同様に第2図+lL)の15に対するmod (8)は
7であり、これに対応するA/D出力データ(C)に示
す■の出力コードは、7番目に並べ換えれば良いことが
わかる。この並べ換え操作は計算機11Vcよりて行な
う。
7であり、これに対応するA/D出力データ(C)に示
す■の出力コードは、7番目に並べ換えれば良いことが
わかる。この並べ換え操作は計算機11Vcよりて行な
う。
以上述べた様に、本実施例によれば、分周器10の分周
比Mを太き(選ぶことによってA/D変換器5の変換ク
ロック速度を被試験D/A変換器4の変換クロック速度
に対して1/Mに低減することが可能となる。これによ
って、被試験D/A変換器4を最高変換速度で動作させ
ても基本A/D変換器5を動特性の低下しない低い変換
クロッ速度で動作させることが可能となり、従来例に比
べて高精度の動特性試験手段を提供できる。
比Mを太き(選ぶことによってA/D変換器5の変換ク
ロック速度を被試験D/A変換器4の変換クロック速度
に対して1/Mに低減することが可能となる。これによ
って、被試験D/A変換器4を最高変換速度で動作させ
ても基本A/D変換器5を動特性の低下しない低い変換
クロッ速度で動作させることが可能となり、従来例に比
べて高精度の動特性試験手段を提供できる。
次に本発明の第2の実施例を第3図を用いて説明する。
第3図は、第1図の構成図に対して可変遅延回路12を
付加したものである。基本動作は第1の実施例と同様で
あるが、分周器10の出力時間を遅延するための可変遅
延回路12を設けていもこれによって、被試験D/A変
換器4の出力レベルに対して、A/D変換器5のA/D
変換を行なうタイミングを可変する。
付加したものである。基本動作は第1の実施例と同様で
あるが、分周器10の出力時間を遅延するための可変遅
延回路12を設けていもこれによって、被試験D/A変
換器4の出力レベルに対して、A/D変換器5のA/D
変換を行なうタイミングを可変する。
第4図は、第2図と同様に3ビツトの被試験D/A変換
器の2a−8レベルを試験する場合を示している。第4
図(4)は、第2図(cL)に付したOから23の入力
コードの内の、Oから7までを示しており、8以後の2
周期分は省略している。
器の2a−8レベルを試験する場合を示している。第4
図(4)は、第2図(cL)に付したOから23の入力
コードの内の、Oから7までを示しており、8以後の2
周期分は省略している。
可変遅延回路12の遅延時間tdをtd −td、■Δ
tと設定した場合を第4図+blの■に示す。このタイ
ミングで得られたA/D変換データを、atbl、C1
とすれば、先に述べたmod (Hに従って、第4図(
C)の様に並べ換えることができる。
tと設定した場合を第4図+blの■に示す。このタイ
ミングで得られたA/D変換データを、atbl、C1
とすれば、先に述べたmod (Hに従って、第4図(
C)の様に並べ換えることができる。
同様にtd ! td、■2Δtとすることで42.b
2゜C2の位置でのデータを得ることが可能となり、以
後同様にΔtづつ遅延量を増大することで各出力レベル
の詳細なA/D変換データを得ることができる。すなわ
ち、遅延時間tdをΔtづつ増大した場合の再生出力デ
ータを順次、計算機11によって台底することで第4図
(C)に示す様に実際には周波数f、/ M間隔でA/
D変換したにもかかわらず、等測的にf、以上の周波数
でA/D変換したのに等しい詳細な再出力データが得ら
れることになる。
2゜C2の位置でのデータを得ることが可能となり、以
後同様にΔtづつ遅延量を増大することで各出力レベル
の詳細なA/D変換データを得ることができる。すなわ
ち、遅延時間tdをΔtづつ増大した場合の再生出力デ
ータを順次、計算機11によって台底することで第4図
(C)に示す様に実際には周波数f、/ M間隔でA/
D変換したにもかかわらず、等測的にf、以上の周波数
でA/D変換したのに等しい詳細な再出力データが得ら
れることになる。
次に再生出力データの計算機11による解析手法につい
て述べる。
て述べる。
第5図に被試験D/A変換器404レベルをA/D変換
した場合の例を示す。破線で示したAは被試験D/A変
換器4に与えたディジタルコードに対応した期待される
アナログ信号のレベルを表わす。また実線Bは、破線人
の各レベルの中点を結んだ直線を示す。CはA/D変換
器5の出力コード(黒丸で示す)に相等するレベルを結
んだ線であり、破線Aとの差分が、被試験D/A変換器
4の変換誤差に相当する。変換誤差は、次の手順で求め
ることができる。被試験D/A変換器4に与えるディジ
タルコード忙対して理想特性を与える実線Bは容易に計
算することができる。次に、Cの各レベルの中心座標を
(zl、>1 )から(s4.y4)まで計算する。こ
の中心座標のにおけるν軸の値と実線Bとの差分が変換
誤差となる。各レベルにおける変換誤差を図中にelか
らC4で示す。
した場合の例を示す。破線で示したAは被試験D/A変
換器4に与えたディジタルコードに対応した期待される
アナログ信号のレベルを表わす。また実線Bは、破線人
の各レベルの中点を結んだ直線を示す。CはA/D変換
器5の出力コード(黒丸で示す)に相等するレベルを結
んだ線であり、破線Aとの差分が、被試験D/A変換器
4の変換誤差に相当する。変換誤差は、次の手順で求め
ることができる。被試験D/A変換器4に与えるディジ
タルコード忙対して理想特性を与える実線Bは容易に計
算することができる。次に、Cの各レベルの中心座標を
(zl、>1 )から(s4.y4)まで計算する。こ
の中心座標のにおけるν軸の値と実線Bとの差分が変換
誤差となる。各レベルにおける変換誤差を図中にelか
らC4で示す。
以上の処理を被試験D/A変換器4の全ディジタルコー
ドに対して行なうことによって、各ディジタルコードの
変換誤差を高精度で知ることができる。
ドに対して行なうことによって、各ディジタルコードの
変換誤差を高精度で知ることができる。
〔発明の効果〕 ・
本発明によれば、被試験D/A変換器の変換速度に対し
て、基準となるA/D変換器の変換速度を低速にして試
験を行なうことができる。
て、基準となるA/D変換器の変換速度を低速にして試
験を行なうことができる。
このため、A/D変換器の分解能の低下を避けることが
可能となり、従来困難であった被試験D/A変換器の最
高変換速度付近における試験を高精度で行なえる試験手
段を提供することができる。
可能となり、従来困難であった被試験D/A変換器の最
高変換速度付近における試験を高精度で行なえる試験手
段を提供することができる。
第1図は本発明の第1の実施例を適用したD/A変換器
試験方式のプクツク図、第2図は第1図の実施例の動作
説明図、第3図は本発明の第2の実施例を適用したD/
A変換器試験方式のブロック図、第4図は第3図の実施
例の動作説明図、第5図は変換誤差の計算方法を説明す
る図、第6図は従来の試験方式のブロック図。 第7図は第6図の試験方式の動作説明図であム2・・・
クロック発生器、4・・・被試験D/A変換器、 5・、−A/D変換器、 6・・・周波数シンセサイザ、 7・・・パターン発生器、 8・・・ローパスフィルタ、 9・・・メモリ、 10・・・分局器、 11・・・計算機、 12・・・可変遅延回路。 \ ゝ
試験方式のプクツク図、第2図は第1図の実施例の動作
説明図、第3図は本発明の第2の実施例を適用したD/
A変換器試験方式のブロック図、第4図は第3図の実施
例の動作説明図、第5図は変換誤差の計算方法を説明す
る図、第6図は従来の試験方式のブロック図。 第7図は第6図の試験方式の動作説明図であム2・・・
クロック発生器、4・・・被試験D/A変換器、 5・、−A/D変換器、 6・・・周波数シンセサイザ、 7・・・パターン発生器、 8・・・ローパスフィルタ、 9・・・メモリ、 10・・・分局器、 11・・・計算機、 12・・・可変遅延回路。 \ ゝ
Claims (1)
- 【特許請求の範囲】 1、被試験対象のD/A変換器の変換速度を規定するた
めの変換クロック発生手段と、該変換クロック発生手段
より発生した変換クロックに同期して上記D/A変換器
へ任意の試験ディジタルデータを供給するための試験デ
ータ発生手段と、上記D/A変換器の出力アナログ信号
を基準A/D変換器により逆変換して得たディジタルデ
ータを記憶し計算機によてディジタル処理を行なう手段
とを有するD/A変換器の試験方式において、上記D/
A変換器に加える変換クロック発生手段の出力変換クロ
ックを分周手段によつて分周せしめ、その分周して得た
クロックによつて前記A/D変換器の変換クロックを規
定し、得られたA/D変換器のディジタルデータから上
記D/A変換器を試験することを特徴とするD/A変換
器の試験方式。 2、上記分局手段の出力を可変遅延手段により任意の遅
延量遅延せしめて上記A/D変換器に供給しすることに
より被試験対象のD/A変換器の変換クロックとA/D
変換器の変換クロックとの相互間のタイミングを可変し
、得られたA/D変換器のディジタルデータから上記D
/A変換器を試験することを特徴とする特許請求の範囲
第1項記載のD/A変換器の試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15400285A JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | D/a変換器の試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15400285A JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | D/a変換器の試験方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6215930A true JPS6215930A (ja) | 1987-01-24 |
Family
ID=15574765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400285A Pending JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | D/a変換器の試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6215930A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10377098B2 (en) | 2011-07-07 | 2019-08-13 | Automated Packaging Systems, Inc. | Air cushion inflation machine |
US10391733B2 (en) | 2004-06-01 | 2019-08-27 | Automated Packaging Systems, Inc. | Method for making fluid filled units |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS573053A (en) * | 1980-06-06 | 1982-01-08 | Fujitsu Ltd | Measuring circuit for characteristic of decoder |
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1985
- 1985-07-15 JP JP15400285A patent/JPS6215930A/ja active Pending
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