JPS62133761A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ この発明は、半導体装置、特にゲート・ターン・オフ・
サイリスタ（以下、ＧＴＯと略記する）部と、ダイオー
ド部を備えた逆導通ＧＴＯおよびその製造方法に関する
。

［従来の技術］ 第４図は、従来の逆導通Ｇ　Ｔ　Ｏの構成例を示す説明
図である。

図において、短絡エミッタ形をしたＧＴＯ部１０は、２
１層１、Ｎ、層２、Ｐ０３層３、Ｎ、：、層４の四層を
有し、カソード電極５に対して、ケート電極６を負にバ
イアスすることによってターンオフする構造を備えてい
る。

一方、上記ＧＴＯ部１０に隣接し、分離領域７を介して
Ｐ層８、Ｎ層９を有するダイオード部１１が設けられ、
これらＧＴＯ部ｌＯ１およびダイオード部１１が一枚の
半導体基板内に設けられた構造となっている。

［発明が解決しようとする問題点コ 従来の逆導通ＧＴＯは、−に記のように、ＧＴＯ部１部
上０−ス領域であるＰＩ１層３と、ダイオード部１１の
ＰＦ！８とが分離領域７を介して接続されているが、電
気的に両者を完全には分離できず、そのため、Ｇ１゛０
部ＩＯをターンオフさせるためにゲート電極６を、カソ
ード電極５に対して、負にバイアスすると、そのときの
オフケート電流の一部がダイオ−１８部１１のＰＦ’８
を通って、カソード電極５へ抜け、ＧＴＯの電流しゃ断
能力を低下させるという問題点がある。

また、上記従来の構造では、ＧＴＯ部１部上０ダイオー
ド部１１とを分離するための領域として、幅約３ｍｍ程
度の分離領域が必要であるために、半導体ペレットの有
効面積が減少するという問題点もある。

［発明の目的］ この発明は、上記のような問題点を解決するためになさ
れたもので、ＧＴＯ部１部上０ダイオード部１１とを完
全に分離し、ＧＴＯのしゃ断能力を低下させることなく
、かつ半導体ペレットの有効面積を大きくすることがで
きるなどの特徴を有する半導体装置およびその製造方法
を提供することを目的とする。

［問題点を解決するための手段］ この発明にかかる半導体装置は、ゲート・ターン・オフ
・サイリスタ部のＰＢ層と、ダイオード部のＰ層とを共
通ＮＢ層であるＮ型分離層で分離したものである。

また、この発明にかかる前記半導体装置の製造方法は、
Ｎ型半導体基板にＰ型不純物をデイボジツトする工程と
、この工程により形成されたディポジット層に、前記Ｎ
型半導体基板内部に到達する深さの溝を形成する工程と
、上記の工程を経た前記Ｎ型半導体基板を熱処理し、前
記Ｐ型不純物の熱拡散により、前記溝の部分で隣接する
ゲート・ターン・オン・サイリスタ部のＰＢ層と、ダイ
オード部のＰ層とが、互いに分離されるようにＮ型分離
層を形成する工程とを備えたものである。

［作用］ 上記のＮ型分離層を形成する工程によって設けられた細
い前記Ｎ型分離層が、ＧＴＯ部とダイオード部とを電気
的に完全に分離し、このＧＴＯ部のＰＢ層からダイオー
ド部のＰ層へ流れようとするＧＴＯのターンオフ時のオ
フゲート電流を完全にしゃ断する。

［実施例］ 以下に、この発明の実施例について、第１図ないし第３
図を参照して説明する。

第１図は、この発明の逆導通ＧＴＯの構成を示す説明図
であり、第４図と同一、または相当部分には同一符号が
付しである。また、第２図は上記逆導通ＧＴＯのペレッ
ト部分の平面図である。

これらの図において、１２は、ＧＴＯ部１００Ｐ、層３
と、ダイオード部８のＰ層８との隣接箇所に形成したＮ
型分離層である。

このＮ型分離層１２の形成により、ＧＴＯ部１部上０Ｂ
層３からダイオード部１１のＰ層８へ流れるオフゲート
電流が完全にしゃ断されるが、上記Ｎ型分離層１２は、
以下の工程を経て形成される。

すなわち、第３図は上記Ｎ型分離層１２を有する逆導通
ＧＴＯの製造工程を示す説明図であるが、まず、工程（
１）において、Ｎ型半導体基板にＰ型不純物１３をディ
ポジットする。

一般に大容量のＧＴＯＯＰ型不純物源は、ガリウム（Ｇ
　ａ）であり、このＧａは選択拡散をすることが困難で
あることを除けば、拡散の均一性や拡散に伴う欠陥が生
じにくいなどの利点が得られるので、この発明において
も、前記Ｐ型不純物１３としてＧａを使用する。

次に、工程（２）において、ホトリソ技術を用い、Ｎ型
半導体基板」−にディポジットした前記Ｉ）型不純物１
３の層、およびこの層を貫通して、Ｎ型半導体基板内に
到達する深さの満１４を形成するとともに、アノード面
の６１０層を除去する。

また、このときの招１／ｌの幅は、Ｎ型半導体基板自体
の比抵抗によっても異なるが、最終的にＧＴＯのゲート
、カソード間の逆ｍｌ電圧以」二の耐圧が得られるよう
な幅とする。

次いで、工程（３）おいて、所定時間、所定温度で熱拡
散し、隣接層と互いに分離されたＰ層を形成するが、こ
のときの不純物濃度は１０′８／ｃｍ、拡散深さは１０
〜１５　Ｂ　ｒｎ程度とする。

こうして、Ｎ型分離層１２が形成されるが、このＮ型分
離層１２によって分離されたＧ　Ｔ　０部１０のＰＢＪ
ｉＡ！３と、ダイオード層１１の２層８との分離距離は
、５〜５０７ｚ　ｍとなる。

仮に、この分離距離が広ずぎると、従来のプラナ型拡散
と同様となり、本来前られるへきＧＴＯｌおよびダイオ
ードの耐電圧が得られなくなるのて、分離距離を上記の
範囲内にとどめるように制御することことか重要である
。

以下は、通常の選択拡散工程、ゲート掘込み工程、電極
金属蒸着工程など、（４）ないしく７）の工程を経て、
逆導通ＧＴＯを完成する。

」二部の工程を経て完成した逆導通ＧＴＯは、たとえば
、第２図に示すように、中心部のＧＴＯ部１部上０周辺
部のダイオード部１１が、Ｎ型分離層１２で分離された
パターン形状となる。

そして、かかる構造の逆導通ＧＴＯは、本来のｍｌ電圧
特性を損ねることなく、ＧＴＯ部１部上０グイオート部
１１とを完全に電気的に分離でき、本来のＧＴＯの電流
しゃ断能力を維持することができる。

また、上記の分離距離は、５〜５０７１ｍ程度であるの
で、半導体ペレットの有効面積を減じるようなこともな
い。

なお、上記の実施例では、逆導通ＧＴＯを例にして説明
したが、かかる逆導通ＧＴＯに限定されるものではなく
、その他、逆導通ゲート・アシス＝　　７　− テッド・サイリスタ（ＧＡＴＴ）　、逆導通トランジス
タなと、広く他の半導体装置に応用することが可能であ
る。

［発明の効果コ 以上の説明のように、この発明の製造方法で得られた半
導体装置は、Ｎ型分離層でＧＴＯ部のＰＢＮと、ダイオ
ード部のＰ層とを分離するようにしたので、それらの両
層が電気的に完全に分離でき、したがって、ＧＴＯのタ
ーンオフ時のオフ電流が、前記ＧＴＯ部の１１１層から
前記ダイオード部のＰ層へ流れるということがなく、Ｇ
ＴＯの電流しゃ断能力を低下させることがない。

また、上記により、ゲート電流の無効電流が流れないた
め、ゲート駆動回路の容量も小さくてよく、さらに、分
離距離が微小であるため、半導体ペレットの有効面積を
減少させないなとの優れた効果を奏するものである。

【図面の簡単な説明】

第１図は、この発明の一実施例である半導体装置の構成
を示す説明図、第２図は、上記半導体装置のペレット部
分の平面図、第３図は、上記半導体装置を製作する場合
の工程図、第４図は、従来の逆導通ＧＴＯの構成例を示
す説明図である。 図において、１ｏ・・・Ｇ　Ｔ　Ｏ部、１１・・・ダイ
オード部、１２・・・Ｎ型分離層、１４・・・満である
。

Claims (1)

1. 【特許請求の範囲】 １、Ｐ＿Ｅ−Ｎ＿Ｂ−Ｐ＿Ｂ−Ｎ＿Ｅの四層を有するゲ
   ート・ターン・オフ・サイリスタ部と、Ｐ層および前記
   Ｎ＿Ｂ層と共通のＮ層の二層を有するダイオード部とが
   一枚の半導体基板内に形成されている半導体装置におい
   て、前記ゲート・ターン・オフ・サイリスタ部のＰ＿Ｂ
   層と、ダイオード部のＰ層とを、前記共通Ｎ＿Ｂ層で形
   成するＮ型分離層で分離したことを特徴とする半導体装
   置。 ２、Ｎ型半導体基板に、Ｐ型不純物をディポジットする
   工程と、この工程により形成されたディポジット層に、
   前記Ｎ型半導体基板内部に到達する深さの溝を形成する
   工程と、上記の工程を経た前記Ｎ型半導体基板を熱処理
   し、前記Ｐ型不純物の熱拡散により、前記溝の部分で隣
   接するゲート・ターン・オフ・サイリスタ部のＰ＿Ｂ層
   と、ダイオード部のＰ層とが互いに分離されるようにＮ
   型分離層を形成する工程とを有することを特徴とする半
   導体装置の製造方法。 ３、前記Ｎ型分離層で分離される前記ゲート・ターン・
   オフ・サイリスタ部のＰ＿Ｂ層と、ダイオード部のＰ層
   との分離距離が、５〜５０μｍであることを特徴とする
   特許請求の範囲第２項記載の半導体装置の製造方法。