JPS62128112A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPS62128112A JPS62128112A JP26725485A JP26725485A JPS62128112A JP S62128112 A JPS62128112 A JP S62128112A JP 26725485 A JP26725485 A JP 26725485A JP 26725485 A JP26725485 A JP 26725485A JP S62128112 A JPS62128112 A JP S62128112A
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- JP
- Japan
- Prior art keywords
- wafer
- closely
- plane
- wafers
- adhering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体基板の製造方法に関し、さらに詳し
くは、半導体素子形成に供するための、２枚のウェハを
密着合体した半導体基板の改良されたｗＡ造右方法関す
る。
くは、半導体素子形成に供するための、２枚のウェハを
密着合体した半導体基板の改良されたｗＡ造右方法関す
る。
［発明の技術的背景］
通常、半導体基板に半導体素子を構成する不純物濃度の
異なる領域は、一定不純物濃度の１枚のウェハに熱拡散
やエピタキシャル成長によってそれと異なる不純物濃度
の領域を形成している。
異なる領域は、一定不純物濃度の１枚のウェハに熱拡散
やエピタキシャル成長によってそれと異なる不純物濃度
の領域を形成している。
しかし、熱拡散やエピタキシャル成長が長時間の工程を
要するとともに素子設計の自由度を制約するところから
、不純物濃度の異なる２枚のウェハを金属や有機物を介
することなく、直接密着させ熱処理をして合体させ、そ
の合体型半導体基板を用いて素子形成をすることが試み
られている。
要するとともに素子設計の自由度を制約するところから
、不純物濃度の異なる２枚のウェハを金属や有機物を介
することなく、直接密着させ熱処理をして合体させ、そ
の合体型半導体基板を用いて素子形成をすることが試み
られている。
従来、合体型半導体基板の製造方法は、第３図の工程図
に示すように、合体させようとする不純物濃度の異なる
２枚のウェハ、例えばＮ−形とＮ＋形のウェハ１，２に
おける密着面１ａ、２ａのみをミラー・ポリッシングを
した後、清浄化してナチュラル・オギサイド層などを除
去しく第３図（ａ））、清浄な雰囲気中でミラー面１ａ
。
に示すように、合体させようとする不純物濃度の異なる
２枚のウェハ、例えばＮ−形とＮ＋形のウェハ１，２に
おける密着面１ａ、２ａのみをミラー・ポリッシングを
した後、清浄化してナチュラル・オギサイド層などを除
去しく第３図（ａ））、清浄な雰囲気中でミラー面１ａ
。
２ａどうしを密着させ、しかる後密着面を強化する目的
で熱処理を施して不純物濃度の異なる層をもつ合体型半
導体基板３を得ていた（第３図（ｂ））。
で熱処理を施して不純物濃度の異なる層をもつ合体型半
導体基板３を得ていた（第３図（ｂ））。
ところが、合体型半導体基板３の周縁には、第３図（ｂ
）の破線円■の部分を拡大した第４図のように、ミラー
ポリッシングの際に発生する周縁ダレによる未密着部３
ａのあることから、例えば４ ｉｎウェハを３ ｉｎウ
ェハになるように、第３図（ｂ ）の外周３ｂを円筒研
削して未密着部３ａを除去する（第３図（Ｃ））。 次
いで合体型半導体基板３の素子形成がなされる低濃度ウ
ェハの面１Ｃを、素子形成に必要な所定の厚さになるま
でグラインダ・ラップをしく第４図（ｄ））、その後素
子形成の各プロセスを経て所望する半導体素子が出来上
がる。
）の破線円■の部分を拡大した第４図のように、ミラー
ポリッシングの際に発生する周縁ダレによる未密着部３
ａのあることから、例えば４ ｉｎウェハを３ ｉｎウ
ェハになるように、第３図（ｂ ）の外周３ｂを円筒研
削して未密着部３ａを除去する（第３図（Ｃ））。 次
いで合体型半導体基板３の素子形成がなされる低濃度ウ
ェハの面１Ｃを、素子形成に必要な所定の厚さになるま
でグラインダ・ラップをしく第４図（ｄ））、その後素
子形成の各プロセスを経て所望する半導体素子が出来上
がる。
［背景技術の問題点］
合体型半導体基板を製造する上記の従来方法では、ミラ
ーポリッシングの周縁ダレに起因する合体型半導体基板
の未密着部３ａの幅寸法は片側５ｍｌ１１程度である。
ーポリッシングの周縁ダレに起因する合体型半導体基板
の未密着部３ａの幅寸法は片側５ｍｌ１１程度である。
この未密着部を残したままデバイス形成面のグライン
ダ・ラップなどの加工を施した場合、未密着部の欠けが
起り、その破片が原因でデバイス形成ラップ面にスクラ
ッチが発生し、工程不良のウェハが続出するという問題
が生ずる。
ダ・ラップなどの加工を施した場合、未密着部の欠けが
起り、その破片が原因でデバイス形成ラップ面にスクラ
ッチが発生し、工程不良のウェハが続出するという問題
が生ずる。
この問題を回避するには、周縁未密着部のみを円筒研削
で除去すればよいが、実際の工程では、４ ｉｎウェハ
、つまり１００ｎ＋ｍφのウェハの周縁未密着部のみを
除去すると、９０ｍｍφ程度の中途半端な直径となり、
その後の加エエ稈に不都合になることから、３ ｉｎウ
ェハ、つまり７５ｆｆｌｌｌｌφの外径に円筒研削など
の加工をする必要があった。 その結果、上記従来の方
法には、材料と工程の損失が多大であるという欠点があ
る。
で除去すればよいが、実際の工程では、４ ｉｎウェハ
、つまり１００ｎ＋ｍφのウェハの周縁未密着部のみを
除去すると、９０ｍｍφ程度の中途半端な直径となり、
その後の加エエ稈に不都合になることから、３ ｉｎウ
ェハ、つまり７５ｆｆｌｌｌｌφの外径に円筒研削など
の加工をする必要があった。 その結果、上記従来の方
法には、材料と工程の損失が多大であるという欠点があ
る。
［発明の目的］
この発明の目的は、２枚の半導体基板を密Ｗ一体化する
合体型半導体基板を周縁未密着部なく製造する方法を提
供することにあり、また別のこの発明の目的は、ウェハ
サイズを変更するような外径研削をする必要のない合体
型半導体基板の製造方法を提供することである。
合体型半導体基板を周縁未密着部なく製造する方法を提
供することにあり、また別のこの発明の目的は、ウェハ
サイズを変更するような外径研削をする必要のない合体
型半導体基板の製造方法を提供することである。
［発明の概要］
この発明の半導体基板の製造方法は、不純物濃度の高い
ウェハと不純物濃度の低いウェハのような２枚のウェハ
を、従来方法のように密着面だけの片面をミラー・ポリ
ッシングするのでなく、両面をミラー・ポリッシングし
、密着合体してつエバ周縁の未密着部をなくし、しかる
後、合体型半導体基板の素子形成がされる側の面を必要
な厚さにグラインダー・ラップすることを特徴とするも
のである。
ウェハと不純物濃度の低いウェハのような２枚のウェハ
を、従来方法のように密着面だけの片面をミラー・ポリ
ッシングするのでなく、両面をミラー・ポリッシングし
、密着合体してつエバ周縁の未密着部をなくし、しかる
後、合体型半導体基板の素子形成がされる側の面を必要
な厚さにグラインダー・ラップすることを特徴とするも
のである。
両面ミラー・ポリッシングは、ウェハ両面を同時にポリ
ッシングする方式のもので、従来から精度の高い加工方
式であることは知られていたが、本発明は合体型半導体
基板の製造において両面ミラー・ポリッシングがウェハ
周縁の未密着部をなくすとともに素子形成面のグライン
ダー・ラップに耐えることに着目したのである。
ッシングする方式のもので、従来から精度の高い加工方
式であることは知られていたが、本発明は合体型半導体
基板の製造において両面ミラー・ポリッシングがウェハ
周縁の未密着部をなくすとともに素子形成面のグライン
ダー・ラップに耐えることに着目したのである。
［発明の実施例］
以下に第１図の工程図を参照して、本発明の詳細な説明
する。
する。
スイッチング・レギュレータを製作するため、素子形成
面となるＮ形の不純物低濃度ウェハ１１とベース材とな
るＮ形の不純物高濃度ウェハ１２とを用意する。 ウェ
ハ１１とウェハ１２は、いずれも市販の両面ボリッシャ
（東芝機械社製＝ＤＳＰＭ−８００など）で、両面を同
時にポリッシングして、１１ａ、１１ｂ、１２ａ、１２
ｂの４面をミラー面にしたものである。 この場合、特
に周縁ダレを小さくするには比較的硬い研磨布を用いる
のがよい。 なお、密着面は充分に清浄処理を施した（
第１図（ａ））。
面となるＮ形の不純物低濃度ウェハ１１とベース材とな
るＮ形の不純物高濃度ウェハ１２とを用意する。 ウェ
ハ１１とウェハ１２は、いずれも市販の両面ボリッシャ
（東芝機械社製＝ＤＳＰＭ−８００など）で、両面を同
時にポリッシングして、１１ａ、１１ｂ、１２ａ、１２
ｂの４面をミラー面にしたものである。 この場合、特
に周縁ダレを小さくするには比較的硬い研磨布を用いる
のがよい。 なお、密着面は充分に清浄処理を施した（
第１図（ａ））。
次に、密着装置（図示せず）のフラットなバキューム・
チャック（下側）にベース材ウェハ１２を吸着させ、一
方凸状バキューム・チャック（上側）に相手方のウェハ
１１を吸着させて、ミラー面１１ｂと１２ａが対向する
ようにし、ウェハ１１の中央部をベース材ウェハ１２の
中央部に圧接してウェハ１１の凸状バキューム・チャッ
クの吸引力を徐々に低下させてゆくと、両ウェハは密着
する。 装置雰囲気は密着を害さない程度、好ましくは
クラス１の清浄度にしておく必要があり、また密着の際
の位置合せは、後で０．５ｍｍ程度のベベル・エツチン
グをするところから、比較的簡単なガイドを使用すれば
足りる。 密着させた２枚のウェハ１１．１２には、下
チャック側から約８００ｇ程度の荷重を１分間程度掛け
て押圧し、しかる後密着装置から取り出しアニール炉中
約１１００℃付近の温度で、数時間の熱処理を施し、ウ
ェハ密着面を強化したウェハ１３とする（第１図＜ｂ
＞）。
チャック（下側）にベース材ウェハ１２を吸着させ、一
方凸状バキューム・チャック（上側）に相手方のウェハ
１１を吸着させて、ミラー面１１ｂと１２ａが対向する
ようにし、ウェハ１１の中央部をベース材ウェハ１２の
中央部に圧接してウェハ１１の凸状バキューム・チャッ
クの吸引力を徐々に低下させてゆくと、両ウェハは密着
する。 装置雰囲気は密着を害さない程度、好ましくは
クラス１の清浄度にしておく必要があり、また密着の際
の位置合せは、後で０．５ｍｍ程度のベベル・エツチン
グをするところから、比較的簡単なガイドを使用すれば
足りる。 密着させた２枚のウェハ１１．１２には、下
チャック側から約８００ｇ程度の荷重を１分間程度掛け
て押圧し、しかる後密着装置から取り出しアニール炉中
約１１００℃付近の温度で、数時間の熱処理を施し、ウ
ェハ密着面を強化したウェハ１３とする（第１図＜ｂ
＞）。
密着を強化したウェハ１３に、未密着箇所があるかどう
かを、赤外透過・反射方式の検出器（ＮＡＣ社製サーモ
ビジョン）で調べたところ、第１図（ｂ）の破線円■の
部分拡大図である第２図に示すように、従来第４図にみ
られたような周縁の未密着部３ａがほとんど解消し、良
好な密着つ工／１１３が得られた。
かを、赤外透過・反射方式の検出器（ＮＡＣ社製サーモ
ビジョン）で調べたところ、第１図（ｂ）の破線円■の
部分拡大図である第２図に示すように、従来第４図にみ
られたような周縁の未密着部３ａがほとんど解消し、良
好な密着つ工／１１３が得られた。
従って、４ ｉｎウェハからの密着・強化したウェハは
、４ ｉｎのサイズのままでベベル・エツチングを行い
、素子形成面１１０のグラインダ・ラップを施して素子
領域のために必要な所定の厚さに研削し、さらにポリッ
シングをして、次のデバイス・プロセスに移行できる、
本発明の合体型半導体基板が完成する（第１図（Ｃ））
。
、４ ｉｎのサイズのままでベベル・エツチングを行い
、素子形成面１１０のグラインダ・ラップを施して素子
領域のために必要な所定の厚さに研削し、さらにポリッ
シングをして、次のデバイス・プロセスに移行できる、
本発明の合体型半導体基板が完成する（第１図（Ｃ））
。
［発明の効果］
本発明の半導体基板の製造方法によれば、両面をミラー
・ポリッシングしたウェハを合体させたから、従来みら
れた周縁の未密着部が解消して、素子形成のための領域
の厚さまでグラインダ・ラップをしても、周縁部の欠け
とそれに起因するスクラッチなどがなく、その結果、ウ
ェハの加工歩留りを改善することができた。
・ポリッシングしたウェハを合体させたから、従来みら
れた周縁の未密着部が解消して、素子形成のための領域
の厚さまでグラインダ・ラップをしても、周縁部の欠け
とそれに起因するスクラッチなどがなく、その結果、ウ
ェハの加工歩留りを改善することができた。
また本発明の半導体基板の製造方法によれば、周縁未密
着部のためにウェハ・サイズをルベル下げるという従来
行われていた外径出しの円筒研削をする必要がなく、ま
た４ ｉｎウェハを合体させたものは４ ｉｎウェハと
してデバイス・プロセスに移行することができるから、
基板製造工程を短縮し、かつ材料のロスを大幅に低減で
きた。
着部のためにウェハ・サイズをルベル下げるという従来
行われていた外径出しの円筒研削をする必要がなく、ま
た４ ｉｎウェハを合体させたものは４ ｉｎウェハと
してデバイス・プロセスに移行することができるから、
基板製造工程を短縮し、かつ材料のロスを大幅に低減で
きた。
第１図は本発明の半導体基板製造方法の工程をウェハ断
面で示した工程図、第２図は第１図（ｂ）の破線円■の
部分拡大断面図、第３図は従来方法の工程をウェハ断面
で示した工程図、第４図は第３図（ｂ ）の破線円ＩＶ
の部分拡大断面図である。 １．２．１１．１２・・・ウェハ、 ｌａ、２ａ。 １１ａ 、１１ｂ、１２ａ、１２ｂ・・・ミラー面、
３．１３・・・密着させたウェハ、 ３ａ・・・未密着
部、ｌｃ、１１Ｃ・・・素子形成面。 第４図
面で示した工程図、第２図は第１図（ｂ）の破線円■の
部分拡大断面図、第３図は従来方法の工程をウェハ断面
で示した工程図、第４図は第３図（ｂ ）の破線円ＩＶ
の部分拡大断面図である。 １．２．１１．１２・・・ウェハ、 ｌａ、２ａ。 １１ａ 、１１ｂ、１２ａ、１２ｂ・・・ミラー面、
３．１３・・・密着させたウェハ、 ３ａ・・・未密着
部、ｌｃ、１１Ｃ・・・素子形成面。 第４図
Claims (1)
- １ 両面をミラー・ポリッシングした２枚のウェハを、
清浄な雰囲気中で密着して合体させ、しかる後素子形成
のための領域を所定の厚さにグラインダー・ラップする
ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26725485A JPS62128112A (ja) | 1985-11-29 | 1985-11-29 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26725485A JPS62128112A (ja) | 1985-11-29 | 1985-11-29 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128112A true JPS62128112A (ja) | 1987-06-10 |
Family
ID=17442279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26725485A Pending JPS62128112A (ja) | 1985-11-29 | 1985-11-29 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128112A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135866A (en) * | 1989-03-03 | 1992-08-04 | W. R. Grace & Co.-Conn. | Very low protein nutrient medium for cell culture |
| US5686319A (en) * | 1994-12-10 | 1997-11-11 | Robert Bosch Gmbh | Method for producing a diode |
| US6192838B1 (en) | 1998-03-13 | 2001-02-27 | Denso Corporation | Engine cooling apparatus |
-
1985
- 1985-11-29 JP JP26725485A patent/JPS62128112A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135866A (en) * | 1989-03-03 | 1992-08-04 | W. R. Grace & Co.-Conn. | Very low protein nutrient medium for cell culture |
| US5686319A (en) * | 1994-12-10 | 1997-11-11 | Robert Bosch Gmbh | Method for producing a diode |
| US6192838B1 (en) | 1998-03-13 | 2001-02-27 | Denso Corporation | Engine cooling apparatus |
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