JPS6212666B2 - - Google Patents
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- Publication number
- JPS6212666B2 JPS6212666B2 JP52064833A JP6483377A JPS6212666B2 JP S6212666 B2 JPS6212666 B2 JP S6212666B2 JP 52064833 A JP52064833 A JP 52064833A JP 6483377 A JP6483377 A JP 6483377A JP S6212666 B2 JPS6212666 B2 JP S6212666B2
- Authority
- JP
- Japan
- Prior art keywords
- iil
- speed operation
- power supply
- operation block
- block group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はIILデバイスに関する。
従来のIIL LSIにおいては、各IIL素子への電流
供給を電源から抵抗素子を通してIIL素子のイン
ジエクタに接続することにより行なわれている。
供給を電源から抵抗素子を通してIIL素子のイン
ジエクタに接続することにより行なわれている。
しかしながら、IILゲート群（ブロツク）への
電流配分は、第１図に示すように、各ブロツク
１，２，…，ｎにおける各電源配線に抵抗値の異
なる抵抗素子R1，R2，…，Rnを介在させて行な
つている。そのため、配線や抵抗の占める面積が
大となつて集積度を高めるための大きな制約とな
つていると共に、消費電力も大きなものとなつて
いる。
電流配分は、第１図に示すように、各ブロツク
１，２，…，ｎにおける各電源配線に抵抗値の異
なる抵抗素子R1，R2，…，Rnを介在させて行な
つている。そのため、配線や抵抗の占める面積が
大となつて集積度を高めるための大きな制約とな
つていると共に、消費電力も大きなものとなつて
いる。
それゆえ、本発明の目的は抵抗の本数および配
線の本数を低減することにより、高集積度でかつ
低消費電力のIIL LSIなどのデバイスを提供する
ことにある。
線の本数を低減することにより、高集積度でかつ
低消費電力のIIL LSIなどのデバイスを提供する
ことにある。
このような目的を達成するために、本発明にお
いては、IILデバイスでは電力・遅延時間積＝一
定、つまり（遅延時間）×（電流）＝一定という関
係があり、しかもグランド配線を省略したN+型
埋込層（IIL素子におけるNPNトランジスタ部の
N+型エミツタ領域）は動作時に電位上昇し、そ
れにともないP+型インジエクタに供給される電
流が減少することに着目したものである。
いては、IILデバイスでは電力・遅延時間積＝一
定、つまり（遅延時間）×（電流）＝一定という関
係があり、しかもグランド配線を省略したN+型
埋込層（IIL素子におけるNPNトランジスタ部の
N+型エミツタ領域）は動作時に電位上昇し、そ
れにともないP+型インジエクタに供給される電
流が減少することに着目したものである。
第２図は本発明の一実施例であるIIL LSIの電
流分配パターンを示す図である。同図を用いて本
発明にかかるIIL LSIを説明すると、各IIL素子
は、高速動作ブロツク群Ａと低速動作ブロツク群
Ｂとに分けられており、それらの電源配線は電源
からの電流を所定値に制御する抵抗素子Ｒ端から
分岐して布線されている。そして、高速動作ブロ
ツク群Ａにのみ電源配線とほぼ平行に走つている
グランド配線が設けられており、低速動作ブロツ
ク群Ｂにはグランド配線の布線を行なつていな
い。なお、図示しないが電源配線は各IIL素子に
おけるインジエクタに接続されており、グランド
配線は各IIL素子におけるN+型埋込層に接続され
ている。
流分配パターンを示す図である。同図を用いて本
発明にかかるIIL LSIを説明すると、各IIL素子
は、高速動作ブロツク群Ａと低速動作ブロツク群
Ｂとに分けられており、それらの電源配線は電源
からの電流を所定値に制御する抵抗素子Ｒ端から
分岐して布線されている。そして、高速動作ブロ
ツク群Ａにのみ電源配線とほぼ平行に走つている
グランド配線が設けられており、低速動作ブロツ
ク群Ｂにはグランド配線の布線を行なつていな
い。なお、図示しないが電源配線は各IIL素子に
おけるインジエクタに接続されており、グランド
配線は各IIL素子におけるN+型埋込層に接続され
ている。
第３図は、本発明の他の実施例であるIIL LSI
の電流分配パターンを示す図である。同図に示す
ものは、各IIL素子を複数個の高速動作ブロツク
群Ａと複数個の低速動作ブロツク群Ｂとに分けら
れ、各高速動作ブロツク群Ａにのみグランド配線
が設けられているものである。
の電流分配パターンを示す図である。同図に示す
ものは、各IIL素子を複数個の高速動作ブロツク
群Ａと複数個の低速動作ブロツク群Ｂとに分けら
れ、各高速動作ブロツク群Ａにのみグランド配線
が設けられているものである。
本発明にかかるIIL LSIの動作を説明すると、
グランド配線が設けられている各IIL素子には、
電源配線より所定の電流が配分されて高速動作を
行なう。一方、グランド配線が設けられていない
各IIL素子は、そのN+型埋込層（IIL素子におけ
るNPNトランジスタ部のN+型エミツタ領域）が
動作時に電位上昇し、それにともないP+型イン
ジエクタに供給される電流が減少する結果、低速
動作を行なう。
グランド配線が設けられている各IIL素子には、
電源配線より所定の電流が配分されて高速動作を
行なう。一方、グランド配線が設けられていない
各IIL素子は、そのN+型埋込層（IIL素子におけ
るNPNトランジスタ部のN+型エミツタ領域）が
動作時に電位上昇し、それにともないP+型イン
ジエクタに供給される電流が減少する結果、低速
動作を行なう。
したがつて、本発明はかかるIIL LSIは、高速
動作を行なうIIL素子と低速動作を行なうIIL素子
との電流分配を、電源から一つの抵抗素子を通し
て布線してある電源配線と、高速動作を行なう
IIL素子のみに布線してあるグランド配線によつ
て行なうことができる。したがつて、本発明は抵
抗素子本数が１本でよく、電源からの独立の電源
配線の本数およびグランド配線の本数が大幅に低
減できているため、高集積度なものでかつ低消費
電力のIILデバイスである。
動作を行なうIIL素子と低速動作を行なうIIL素子
との電流分配を、電源から一つの抵抗素子を通し
て布線してある電源配線と、高速動作を行なう
IIL素子のみに布線してあるグランド配線によつ
て行なうことができる。したがつて、本発明は抵
抗素子本数が１本でよく、電源からの独立の電源
配線の本数およびグランド配線の本数が大幅に低
減できているため、高集積度なものでかつ低消費
電力のIILデバイスである。
本発明は、分周器、デケードカウンターなどの
種々の回路に適用でき汎用性の大きいものであ
る。
種々の回路に適用でき汎用性の大きいものであ
る。
第１図は、従来のIIL LSIの電流分配パターン
を示す図、第２図及び第３図は本発明の各実施例
であるIIL LSIの電流分配パターンを示す図であ
る。 Ｖcc…電源端子、GND…グランド端子、Ａ…高
速動作ブロツク群、Ｂ…低速動作ブロツク群、Ｒ
…抵抗素子。
を示す図、第２図及び第３図は本発明の各実施例
であるIIL LSIの電流分配パターンを示す図であ
る。 Ｖcc…電源端子、GND…グランド端子、Ａ…高
速動作ブロツク群、Ｂ…低速動作ブロツク群、Ｒ
…抵抗素子。
Claims (1)
- １ IILデバイスにおける各IIL素子は、高速動作
ブロツク群と低速動作ブロツク群とに分けられて
おり、それらの電源配線は電源から１つのインピ
ーダンス素子を介して配分され、高速動作ブロツ
ク群においては電源配線とグランド配線とがほぼ
平行に配置され、低速動作ブロツク群にはグラン
ド配線が設けられていないことを特徴とするIIL
デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6483377A JPS54592A (en) | 1977-06-03 | 1977-06-03 | Iil device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6483377A JPS54592A (en) | 1977-06-03 | 1977-06-03 | Iil device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54592A JPS54592A (en) | 1979-01-05 |
| JPS6212666B2 true JPS6212666B2 (ja) | 1987-03-19 |
Family
ID=13269632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6483377A Granted JPS54592A (en) | 1977-06-03 | 1977-06-03 | Iil device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220075454A1 (en) * | 2018-06-14 | 2022-03-10 | Dwango Co., Ltd. | Data replacement apparatus, terminal, and data replacement program |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107256A (en) * | 1979-02-08 | 1980-08-16 | Mitsubishi Electric Corp | Iil integrated circuit device |
-
1977
- 1977-06-03 JP JP6483377A patent/JPS54592A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220075454A1 (en) * | 2018-06-14 | 2022-03-10 | Dwango Co., Ltd. | Data replacement apparatus, terminal, and data replacement program |
| US11531401B2 (en) * | 2018-06-14 | 2022-12-20 | Dwango Co., Ltd. | Data replacement apparatus, computing device, and program for user and avatar coordination |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54592A (en) | 1979-01-05 |
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