JPS62122421A - 分周回路 - Google Patents

分周回路

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Publication number
JPS62122421A
JPS62122421A JP60261232A JP26123285A JPS62122421A JP S62122421 A JPS62122421 A JP S62122421A JP 60261232 A JP60261232 A JP 60261232A JP 26123285 A JP26123285 A JP 26123285A JP S62122421 A JPS62122421 A JP S62122421A
Authority
JP
Japan
Prior art keywords
frequency division
counter
prescaler
division ratio
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60261232A
Other languages
English (en)
Inventor
Tamotsu Arai
荒井 保
Toru Inoue
徹 井上
Takuo Tachiki
立木 卓夫
Mitsufumi Harada
原田 光文
Kazumi Tsushima
対馬 和美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP60261232A priority Critical patent/JPS62122421A/ja
Publication of JPS62122421A publication Critical patent/JPS62122421A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] この発明は、信号分周技術さらにはPLL (フェーズ
・ロックド・ループ)回路におけるプリスケーラに適用
して特に有効な技術に関し1例えばPLLを用いた周波
数シンセサイザに利用して有効な技術に関する。
[背景技術] PLL方式の周波数シンセサイザは、第2図に示すよう
な基本構成をとり、安定度の高い水晶発振器のような基
準周波数発振器DSCの信号fiを位相比較器PCの入
力信号とすることにより、目的とする周波数が得られる
ようにされる。電圧制御発振器vCOと位相比較器PC
との間に、分周比Nのプログラマブル・カウンタ(デバ
イダ)PGCが接続され、プログラマブル・カウンタP
GCの出力f、7N と基準周波数fiとが位相比較器
PCで比較される。この位相比較器PCの出力がローパ
スフィルタLPFを通り、直流化されて電圧制御発振器
vCOに供給され、 f、/N がfiに一致するよう
に発振周波数f0が制御される。プログラマブル・カウ
ンタPGCにおける分周Nを変更することにより、fo
の間隔で発振周波数f。を変更することができる。
しかしながら、プログラマブル・カウンタPGCの最高
動作周波数には限界があるので、プログラマブル・カウ
ンタPGCが分周可能な周波数まで下げてやるため、前
段にプリスケーラPR8が設けられることがある。
シンセサイザに使用されるプリスケーラとして。
第3図に示すようなパルススワロ式プリスケーラが提案
されている(CQ出版社、1979年4月発行、「トラ
ンジスタ技術」4月号、第300頁。
301頁参照)。
このパルススワロ式ブリケーラは1分周比がPとP+1
とに切替え可能なプリスケーラPR5と、このプリスケ
ーラPSRの出力を計数する設定値Aの下位カウンタC
NTaと、設定値Bの上位カウンタCNTbの出力信号
に基づいて上記プリスケーラPR5の分周比の切替えを
行うスワロコントローラSCとから構成されている。ス
ワロコントローラSCは、先ずプリスケーラPSRでの
分周率を1/ (P+1)にセットしてカウンタCNT
 a 、 CNT bを動作させ、(P+1)XA個の
パルスが入力された時点でプリスケーラPSRを1/ 
(P+1)から1/Pに切り替えて、さらにpx(B−
A)個のパルスが入力された時点で。
1/Pから1/ (P+1)に切り替える。
上記方式に従うと、全体としての分周比がA+P−Bと
なり1分周比が固定のプリスケーラを用いた場合に比べ
て、より細いステップを得ることができる。
しかしながら、上記パルススワロ式プリスケーラにあっ
ては、カウンタCNTbの設定値Bが。
B≧Aになる条件を満たさなければならない、そのため
、カウンタ設定値の範囲が狭いという問題点があった。
[発明の目的] この発明の目的は、周波数シンセサイザのようなプリス
ケーラを有するPLL回路において、プログラマブルカ
ウンタの設定値の範囲(下限)を広げ、より低い周波数
を入力できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては1本明細書の記述および添附図面から明らかに
なるであろう。
[発明の概要] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、プリスケーラの出力を計数する上位カウンタ
の他に分周比を選択するためのカウンタを設け、プリス
ケーラの分周比を選択用カウンタの重みに対応してP+
l、P+2.P+4.・・・・P+20をとれるように
構成するとともに、選択用カウンタの“1”のビットに
対応してプリスケーラの分周比を切り替え、各分周比で
の分周終了ごとに対応するビットを“0”にクリアさせ
るようにすることによって、上位カウンタの設定値を選
択用カウンタのビットのうち111 I+に設定された
ビットの総数と同じ数まで下げられるようにして1周波
数シンセサイザのようなプリスケーラを有するPLL回
路において、プログラマブルカウンタの設定値の範囲(
下限)を広げ、より低い周波数を入力できるようにする
という上記目的を達成するものである。
[実施例] 第1図には、本発明に係るPLL回路のプリスケーラお
よびプログラマブル・カウンタの一実施例が示されてい
る。
この実施例では、プログラマブル・カウンタPGCが、
第1カウンタCNTLと第2カウンタCNT2とから構
成されている。また、プリスケーラPR3は、第1カウ
ンタCNT、のビット数に応じて、すなわち、第1カウ
ンタCNT□がAotAL、・・・・Anのn+1ビッ
トで構成されている場合、P、P+1.P+2.P+4
.−・・−P+2nの分周比をとることができるように
されている。
そして、コントローラSCは、初期設定により上記第1
カウンタCNT1のうち“1”が設定されたビットに対
応した分周比をとるように切替制御信号を発生し、プリ
スケーラPR8に供給する。
次の表1に、第1カウンタCNT、の各ビットA、、A
、・・・・AnとプリスケーラPR8の分周比P、P+
1.P+2.・・・・P+2°との対応関係を示す。
表1 コントローラSCは、プリスケーラPR5における分周
が終わると切替制御信号を出力してプリスケーラの分周
比を切り替える。またこれと同時に第1カウンタCNT
Lの対応するビットを410”にクリアする。そして、
第1カウンタCNT、のビットA。−Anがすべてit
 Onになると、コントローラSCからの信号によって
プリスケーラPRSの分周比はrPJに切り替えられる
。このようにして、プリスケーラPR8での分周が終わ
るごとに出力される信号を第2カウンタCNT2がダウ
ンカウントし、第2カウンタCNT、の値が「0」にな
ると、再び第1カウンタCNT□と第2カウンタCNT
、に初期値が設定される。これとともに、第1カウンタ
CNT、の“1″のビットに対応した分周比の切り替え
が行われるようにされている。
次に、上記プログラマブル・カウンタとプリスケーラの
作用を、第1カウンタCNT1および第2カウンタCN
T、が4ビツト構成にされ、かつ初期値がそれぞれrl
 O10Jとrl 111jに設定され、プリスケーラ
PR8の基準分周比Pが「16」にされている場合を例
にとって具体的に説明する。
従来のパルススワロ式プリスケーラ(第3図)で、同じ
ように下位カウンタCNTaと上位カウンタCNTbが
ともに4ビツトで、初期値A、 Bがそれぞれrlol
oJ  (10進数で「10」)とrllllJ  (
10進数で[15」)である場合、プリスケーラは最初
分周比が「P+1」に設定され、カウンタCNTaがr
o、O,O,OJすなわちパルスが(P+1)xlo=
170個入って来た時点で、プリスケーラの分周比はP
に変更される。そして、その後パルスがpx(B−A)
=16X (15−10)=80個入って来た時点すな
わち合計280個のパルスが入った時に上位カウンタC
NTbから信号が出力される。つまり。
入力パルスは280分の1に分周される。
これに対し、上記実施例に従うと、先ずプリスケーラP
R3は第1カウンタCNT、の“1”が立っているビッ
トA工、A1のちう下位側のビットA1に対応する分周
比rP+24に設定される(表1参照)。従って、プリ
スケーラにP+2=18個のパルスが入ってきた時点で
プリスケーラPRSからカウンタCNT、、CNT、に
信号が送られて、表2に示すようにカウンタCNT工は
対応するビット八〇が“0”にクリアされるとともに、
カウンタCNT、はデクリメントされて「1110」に
なる。また、これと同時にコントローラSCからの切替
制御信号によってプリスケーラPR8の分周比はカウン
タCNT1の次のビット(この場合Aa )に対応する
分周比rP+8Jに変更される。
その後、プリスケーラPR8にP+8=24個のパルス
が入って来た時点で、カウンタCNT1゜CNT、に信
号が送られて、表2に示すようにカウンタCNT、は対
応するビットA、が“0”にクリアされるとともに、カ
ウンタCNT、はデクリメントされてrlloIJにな
る。また、これと同時にコントローラSCからの切替制
御信号によってプリスケーラPR5の分周比はPに変更
される。
そしテ、カウンタCNT、(1)値がro、O,O,O
」になるまでプリスケーラPRSが分周比Pのまま分周
を行い、PX(B−ΣAi)=10X(15−2)= 
208個のパルスが入ってきた時点でカウンタCNT2
が「0」になって信号が出力される。
(ただし、ΣAiはビットA0〜AnのうちII 11
9にセットされたビットの総数である。)その後、上記
動作を繰り返し、この場合、入力パルスは250分の1
に分周される。
表2 以上のように、本実施例のプリスケーラおよびプログラ
マブルカウンタは、第3図に示す従来のパルススワロ式
プリスケーラを用いた回路と同じ分周結果が得られる。
しかも、本実施例に従うと。
カウンタCNT、の設定値はB≧ΣAiなる条件を満足
すればよく、カウンタCNT、が4ビツトの場合オール
「1」に設定したとしてもたかだかΣAi=4であるた
め、カウンタCNT、の設定値Bの設定範囲(特に下限
)が拡大される。
なお、上記実施例ではカウンタCNT1およびCNT、
を各々4ビツト構成とした場合を例にとって説明したが
、各カウンタのビット数は4ビツトに限定されず任意の
ビット数にすることができる。
〔効果〕
プリスケーラの出力を計数する上位カウンタの他に分周
比を選択するためのカウンタを設け、プリスケーラの分
周比を選択用カウンタの重みに対応してP+1.P+2
.P+4. ・−・−P+2nti:とれるように構成
するとともに、選択用カウンタの1”のビットに対応し
てプリスケーラの分周比を切り替え、各分周比での分周
終了ごとに対応するビットを“O”にクリアさせるよう
にしたので、上位カウンタの設定値を選択用カウンタの
ビットのうち“1”に設定されたビットの総数と同じ数
まで下げられるという作用により、周波数シンセサイザ
のようなプリスケーラを有するPLL回路において、プ
ログラマブルカウンタの設定値の範囲(下限)を広げ、
より低い周波数を入力できるようになるという効果があ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではプ
リスケーラにおける分周比を選択するためカウンタCN
T、を設けているが、このカウンタCNT□はカウンタ
回路に限定されずレジスタのような構成であってもよい
[利用分野] 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるPLL回路を用いた
周波数シンセサイザにおけるプリスケーラに適用した場
合について説明したが、この発明はそれに限定されず、
分周回路一般に利用することができる。
【図面の簡単な説明】
第1図は1本発明に係るPLL回路のプリスケーラの一
実施例を示す回路図。 第2図は1本発明が適用されるPLL回路の基本構成を
示すブロック図、 。 第3図は、PLL回路を用いた従来のシンセサイザにお
けるプリスケーラの一例を示す回路構成図である。 PH1・・・・可変分周手段(プリスケーラ)、CNT
□・・・・設定手段(第1カウンタ)、CNT。 ・・・・設定手段(第2カウンタ)、SC・・・・コン
トローラ、O8C・・・・周波数発振器、PC・・・・
位相比較器、LPF・・・・ローパスフィルタ、VCO
・・・・電圧制御発振器、PGC・・・・プログラマブ
ル・カウンタ。 第   1  図 SIC 第  2  図 −C 第  3  図 C

Claims (1)

  1. 【特許請求の範囲】 1、複数個の分周比で分周動作可能な可変分周手段と、
    この可変分周手段における分周比を選択するための設定
    手段と、上記分周手段の出力信号を計数する計数手段と
    、上記設定手段の設定値に応じて上記可変分周手段にお
    ける分周比を切り替える切替制御信号を形成する制御回
    路とにより構成されてなることを特徴とする分周回路。 2、上記可変分周手段における複数個の分周比は、基準
    分周比をPとすると、P+1、P+2、P+4、・・・
    ・P+2^nをとることができるようにされ、各分周比
    は上記設定手段内の各ビットにそれぞれ対応されている
    ことを特徴とする特許請求の範囲第1項記載の分周回路
JP60261232A 1985-11-22 1985-11-22 分周回路 Pending JPS62122421A (ja)

Priority Applications (1)

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JP60261232A JPS62122421A (ja) 1985-11-22 1985-11-22 分周回路

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JP60261232A JPS62122421A (ja) 1985-11-22 1985-11-22 分周回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0479412A (ja) * 1990-07-19 1992-03-12 Fujitsu Ltd カウンタ回路
EP0881772A1 (fr) * 1997-05-29 1998-12-02 Alcatel Dispositif de division de fréquence à prédiviseur suivi d'un compteur programmable, prédiviseur et synthétiseur de fréquence correspondants

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FR2764139A1 (fr) * 1997-05-29 1998-12-04 Alsthom Cge Alcatel Dispositif de division de frequence a prediviseur suivi d'un compteur programmable, prediviseur et synthetiseur de frequence correspondants

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