JPS59108432A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS59108432A JPS59108432A JP57219813A JP21981382A JPS59108432A JP S59108432 A JPS59108432 A JP S59108432A JP 57219813 A JP57219813 A JP 57219813A JP 21981382 A JP21981382 A JP 21981382A JP S59108432 A JPS59108432 A JP S59108432A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- circuit
- binary
- frequency
- oscillating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 230000010355 oscillation Effects 0.000 claims description 19
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000009412 basement excavation Methods 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007873 sieving Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は発振周波数を可変できる発４Ｗ １ｌＥｊ路に
関する。
関する。
従来例の構成とその問題点
従来、この種の発振回路としては、イ圧制＠Ｉ筐たは電
流制御の可変リアクタンス素子を一要素として構成され
たものが知られでいる。しかしながら、このような可変
リアクタンス素子はリアクタンス値に制限があり、ｉｉ
ｓ！Ｉ督１紺、尚積度の発振回路ｖｍ成することができ
ず、特に任意のステップ幅で発熾周波数を変更すること
は困難であるのが現状である。
流制御の可変リアクタンス素子を一要素として構成され
たものが知られでいる。しかしながら、このような可変
リアクタンス素子はリアクタンス値に制限があり、ｉｉ
ｓ！Ｉ督１紺、尚積度の発振回路ｖｍ成することができ
ず、特に任意のステップ幅で発熾周波数を変更すること
は困難であるのが現状である。
発明の目的
本発明は、一定のステップ幅で発振周波数を変更するこ
とができる発掘回路を提供することを目的とする。
とができる発掘回路を提供することを目的とする。
発明の構成
本発明の発振回路は、任意ｖｃｙｉみ付けされた分割キ
ャパシタを−Ｊ＆累として発振回路を構成すると共に、
前記分割キャパシタを設定コードに応じて選択し発振周
波数を可変できるように構成したことを特徴とする。
ャパシタを−Ｊ＆累として発振回路を構成すると共に、
前記分割キャパシタを設定コードに応じて選択し発振周
波数を可変できるように構成したことを特徴とする。
実施例の説明
以下、本開明の実施例を第１図〜第３図に基づいて説明
する。
する。
ｊｉｇ１図は本究明の発振回路の一実施例をボす。
（１）はバイナリ的ＶＣ貞み付けされた分割キャパシタ
、（２） ｔＩ′ｉこの分割キャパシタ（１） Ｋ ＋
ｉ絖されたスイッチング回路で、ダイオード（Ｄ、）〜
（Ｄｎ）によるダイオードスイッチ回路で構成されてい
る。（３）はこのスイッチング回路（２）の切換えを制
御するバイナリ・カウンタ、ｔ４）Ｌ５）は同調コイル
と調整用コンデンサ、（６）は分割キャパシタ（１）、
同調コイル（４）および調整用コンデンサ（５）とを周
波数次ボ安索とじ全体として発振回路を構成する周辺回
路、（７）は任意の可変範囲、ステップ幅の発振周波数
を取り出す出力端子、（８）は直流電圧供給端子である
。なお、分割キャパシタ（１）のバイナリ的な亜み付け
とは、各キャパシタが、Ｃ−２Ｃ、Ｃ＝４Ｃ、・・・
Ｃ＝２ １Ｓ Ｉ
Ｔｎ−１２ｎ−２ＣＣ＝２ｎ−１０，ト設定す
レテイルコトヲ云１ ラ ｎ う。また分割キャパシタ（１）とバイナリ・カウンタ（
３）とは、バイナリ・カラ／り（３）の最下位ビットか
ら最上位ビットまで順ｙｒ−ｃ、、ｃ２．ｃ、・−、Ｃ
ｎ−、、Ｃｎの順で接続式れている。
、（２） ｔＩ′ｉこの分割キャパシタ（１） Ｋ ＋
ｉ絖されたスイッチング回路で、ダイオード（Ｄ、）〜
（Ｄｎ）によるダイオードスイッチ回路で構成されてい
る。（３）はこのスイッチング回路（２）の切換えを制
御するバイナリ・カウンタ、ｔ４）Ｌ５）は同調コイル
と調整用コンデンサ、（６）は分割キャパシタ（１）、
同調コイル（４）および調整用コンデンサ（５）とを周
波数次ボ安索とじ全体として発振回路を構成する周辺回
路、（７）は任意の可変範囲、ステップ幅の発振周波数
を取り出す出力端子、（８）は直流電圧供給端子である
。なお、分割キャパシタ（１）のバイナリ的な亜み付け
とは、各キャパシタが、Ｃ−２Ｃ、Ｃ＝４Ｃ、・・・
Ｃ＝２ １Ｓ Ｉ
Ｔｎ−１２ｎ−２ＣＣ＝２ｎ−１０，ト設定す
レテイルコトヲ云１ ラ ｎ う。また分割キャパシタ（１）とバイナリ・カウンタ（
３）とは、バイナリ・カラ／り（３）の最下位ビットか
ら最上位ビットまで順ｙｒ−ｃ、、ｃ２．ｃ、・−、Ｃ
ｎ−、、Ｃｎの順で接続式れている。
このように構成したため、入力端子（９）を介してバイ
ナリ・カウンタ（３）に数値を設定することＶこよって
、その数値ＶＣ応じた分割キャパシタ（１）のキャパシ
タが選択され、出力端子（７）から設定数値に応じた周
波数の信号が発生する。
ナリ・カウンタ（３）に数値を設定することＶこよって
、その数値ＶＣ応じた分割キャパシタ（１）のキャパシ
タが選択され、出力端子（７）から設定数値に応じた周
波数の信号が発生する。
第２図（ａＩ （ｔ））は分割キャパシタ（１）の具体
的構成を示す。訪電体０１を介して電極（１１１（２）
α］と電極ａ４が直交して配置され、バイナリ的に也み
刊けされたキャパシタを形成している。なお、第１図の
分割キャパシタ（１）の共通ライン０１が′屯極Ｈに相
当し、電極αｖｌｊ′４０４がスイッチング回路（２）
を介してノくイナリ・カラ／り（３）へ接続される各ラ
インに相当する。
的構成を示す。訪電体０１を介して電極（１１１（２）
α］と電極ａ４が直交して配置され、バイナリ的に也み
刊けされたキャパシタを形成している。なお、第１図の
分割キャパシタ（１）の共通ライン０１が′屯極Ｈに相
当し、電極αｖｌｊ′４０４がスイッチング回路（２）
を介してノくイナリ・カラ／り（３）へ接続される各ラ
インに相当する。
ｐＡＳ図は第１図の発掘回路を用いて周波数シンセサイ
ザを構成した実施例をボす。すなわち、発車（ロ）路（
ハ）の出力０均をプリスケーラ（ホ）およびプログラマ
ブルカウンタに）を通して位相比較器（４）に入力して
基準信号発生器ＯＩの出力と比較し、その出力を低域フ
ィルタシηを通してパルス発生器（２）とバイナリ・カ
ウンタ翰に人力する。パルス発生器に）は、低域フィル
タ娑υの出力がＩ Ｈｌまたは１Ｌ１のどちらかであ（
Ｌば連続したパルス〔閉ループの時間遅れよりも周片」
（ロ）の長いパルス〕ヲ兄生するものでろ −リ、
そのタイミンクチャートを第４図に示す。第４図（ａ）
は低域フィルタＱ℃出力、（ｂ）はパルス発生器四出力
である。なお、バイナリ・カウンタ翰に直接人力されて
いる低域フィルタ（ハ）の出力は、バイナリ・カウンタ
翰のアップ／ダウンを選択するためのものである。低域
フィルタｅυの出力およびパルス発生器（２）の出力に
よってバイナリ・カラ／り＠をＢ１４賢し、さらに発振
回路（ハ）を制御し、１ステツプづつ発振周波数全制御
するものである。
ザを構成した実施例をボす。すなわち、発車（ロ）路（
ハ）の出力０均をプリスケーラ（ホ）およびプログラマ
ブルカウンタに）を通して位相比較器（４）に入力して
基準信号発生器ＯＩの出力と比較し、その出力を低域フ
ィルタシηを通してパルス発生器（２）とバイナリ・カ
ウンタ翰に人力する。パルス発生器に）は、低域フィル
タ娑υの出力がＩ Ｈｌまたは１Ｌ１のどちらかであ（
Ｌば連続したパルス〔閉ループの時間遅れよりも周片」
（ロ）の長いパルス〕ヲ兄生するものでろ −リ、
そのタイミンクチャートを第４図に示す。第４図（ａ）
は低域フィルタＱ℃出力、（ｂ）はパルス発生器四出力
である。なお、バイナリ・カウンタ翰に直接人力されて
いる低域フィルタ（ハ）の出力は、バイナリ・カウンタ
翰のアップ／ダウンを選択するためのものである。低域
フィルタｅυの出力およびパルス発生器（２）の出力に
よってバイナリ・カラ／り＠をＢ１４賢し、さらに発振
回路（ハ）を制御し、１ステツプづつ発振周波数全制御
するものである。
発明の詳細
な説明のように本発明の発振回路によると、分割キャパ
シタを設定コード信号に応じて選択するため、任意の範
囲、ステップ幅で周波数を可変することができ、かつ高
密度、篩精度の発振器を容易に構成することができると
いつ点でｒ４ｔｆ述の従来例と比較して優れた効果が得
られるものである。
シタを設定コード信号に応じて選択するため、任意の範
囲、ステップ幅で周波数を可変することができ、かつ高
密度、篩精度の発振器を容易に構成することができると
いつ点でｒ４ｔｆ述の従来例と比較して優れた効果が得
られるものである。
ｇ１図は不発明の発振回路の一実施例の構成図、第２図
（ａ） （１））は分割キャパシタの平面図とその人−
Ａ′線に市う断囲図、第３図は発振回路の他の実施例の
構成図、第４図（ａ）（ｂ）は第３図の安部波形図であ
る。 （１）・・・分割キャパシタ、（２）・・・スイッチン
グ回路、（３）・・・バイナリ・カウンタ、（４）・・
・同調コイル、（５）・・・調整用コンデンサ、（６）
・・・周辺回路、（７）・・・出力端子、（８）・・・
ｌ匡匠電圧′洪坩ｙｏ“ａ子代哩人 蛛 本
楓 弘 第２図 （ａン （ｂ） 復 ４
（ａ） （１））は分割キャパシタの平面図とその人−
Ａ′線に市う断囲図、第３図は発振回路の他の実施例の
構成図、第４図（ａ）（ｂ）は第３図の安部波形図であ
る。 （１）・・・分割キャパシタ、（２）・・・スイッチン
グ回路、（３）・・・バイナリ・カウンタ、（４）・・
・同調コイル、（５）・・・調整用コンデンサ、（６）
・・・周辺回路、（７）・・・出力端子、（８）・・・
ｌ匡匠電圧′洪坩ｙｏ“ａ子代哩人 蛛 本
楓 弘 第２図 （ａン （ｂ） 復 ４
Claims (1)
- １ 任意に夏み付けされた分割キャパシタを一安累とし
て発振回路全構成すると共に、前記分割キャパシタを設
犀コードに応じて選択し発振周波数を可変できるよう構
成した発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219813A JPS59108432A (ja) | 1982-12-14 | 1982-12-14 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219813A JPS59108432A (ja) | 1982-12-14 | 1982-12-14 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108432A true JPS59108432A (ja) | 1984-06-22 |
Family
ID=16741428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219813A Pending JPS59108432A (ja) | 1982-12-14 | 1982-12-14 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108432A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253506A (ja) * | 1985-09-03 | 1987-03-09 | Matsushita Electric Ind Co Ltd | 電圧制御発振器 |
| US6842083B2 (en) | 2000-04-10 | 2005-01-11 | Infineon Technologies Ag | Component having an integrated radiofrequency circuit |
| JP2008514163A (ja) * | 2004-09-22 | 2008-05-01 | ジーシーティー セミコンダクター インコーポレイテッド | 広帯域周波数を発振する装置および方法 |
-
1982
- 1982-12-14 JP JP57219813A patent/JPS59108432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253506A (ja) * | 1985-09-03 | 1987-03-09 | Matsushita Electric Ind Co Ltd | 電圧制御発振器 |
| US6842083B2 (en) | 2000-04-10 | 2005-01-11 | Infineon Technologies Ag | Component having an integrated radiofrequency circuit |
| JP2008514163A (ja) * | 2004-09-22 | 2008-05-01 | ジーシーティー セミコンダクター インコーポレイテッド | 広帯域周波数を発振する装置および方法 |
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