JPS62120018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62120018A JPS62120018A JP60260307A JP26030785A JPS62120018A JP S62120018 A JPS62120018 A JP S62120018A JP 60260307 A JP60260307 A JP 60260307A JP 26030785 A JP26030785 A JP 26030785A JP S62120018 A JPS62120018 A JP S62120018A
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- Japan
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- well
- time
- drive
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
あらかじめｐ形とｎ形の不純物を組み合せて基板にドー
プすることによりウェル形成のドライブ・インを１度だ
けにし、デバイス製造の時間短縮を可能にする。
プすることによりウェル形成のドライブ・インを１度だ
けにし、デバイス製造の時間短縮を可能にする。
本発明は半導体装置の製造方法に移り、特に濃度および
深さの異なる２種以上のウェルを有するデバイスをより
短時間で製造することのできる半導体装置の製造方法に
関するものである。
深さの異なる２種以上のウェルを有するデバイスをより
短時間で製造することのできる半導体装置の製造方法に
関するものである。
例えば固体撮像素子においては外部からの入射光を画像
にするが、そのためには光を電子に変換する必要がある
。数千から敵方の画素を２次元的に配列してそれぞれが
異なった強度の光を受けるのであるが、そのとき各画素
においである一定時間中電子を蓄積することになる。と
ころが各画素の電子蓄積容量はきまっているので、強い
光が照射され電子がたまりすぎると電子が隣の画素へ拡
−かり、狭い範囲に限定されるべき電子が拡がることに
なって強い光を出す対称物の画像寸法が見かけ上増大す
る。そこで、余分の電子を隣の画素へ拡がらせないよう
に縦方向に流出させる縦型オーバー・フロー・ドレイン
が開発され、深いウェルを形成してそこに電荷転送部を
形成し、同時に低濃度のウェルを形成し、そこには電荷
転送部を作ることなく、パンチスルーの原理を利用しそ
こに余分に入る電子が基板へ排出するようにする。この
ようなデバイスを作るために、濃度および深さの異なる
２種以上のウェルを形成する技術が研究されている。
にするが、そのためには光を電子に変換する必要がある
。数千から敵方の画素を２次元的に配列してそれぞれが
異なった強度の光を受けるのであるが、そのとき各画素
においである一定時間中電子を蓄積することになる。と
ころが各画素の電子蓄積容量はきまっているので、強い
光が照射され電子がたまりすぎると電子が隣の画素へ拡
−かり、狭い範囲に限定されるべき電子が拡がることに
なって強い光を出す対称物の画像寸法が見かけ上増大す
る。そこで、余分の電子を隣の画素へ拡がらせないよう
に縦方向に流出させる縦型オーバー・フロー・ドレイン
が開発され、深いウェルを形成してそこに電荷転送部を
形成し、同時に低濃度のウェルを形成し、そこには電荷
転送部を作ることなく、パンチスルーの原理を利用しそ
こに余分に入る電子が基板へ排出するようにする。この
ようなデバイスを作るために、濃度および深さの異なる
２種以上のウェルを形成する技術が研究されている。
従来の濃度および深さの異なる２種以上のウェルを形成
する方法を第２図を参照して説明すると、ｎ形シリコン
基板１１の表面を酸化して二酸化シリコン（５ｉＯｚ
） 膜１２を形成し、ウェル形成部分のＳｉＯ２膜１３
全１３程におけるイオン注入のために薄く形成する。
する方法を第２図を参照して説明すると、ｎ形シリコン
基板１１の表面を酸化して二酸化シリコン（５ｉＯｚ
） 膜１２を形成し、ウェル形成部分のＳｉＯ２膜１３
全１３程におけるイオン注入のために薄く形成する。
次に例えば図示しないレジストパターンをマスクにして
ボロンイオン（Ｂ＋）を選択的に注入すると、第２図（
ｂｌに符号１６を付した点線で示す如く基Ｆｉ１１内に
Ｂ＋が打ち込まれる。
ボロンイオン（Ｂ＋）を選択的に注入すると、第２図（
ｂｌに符号１６を付した点線で示す如く基Ｆｉ１１内に
Ｂ＋が打ち込まれる。
次いでドライブインのために十数時間から２０時間程度
１２００℃の熱処理をなして第２図（Ｃ）に示される如
く数μｍから１０μｍ程度の深さのｐウェル１４を形成
する。
１２００℃の熱処理をなして第２図（Ｃ）に示される如
く数μｍから１０μｍ程度の深さのｐウェル１４を形成
する。
次に図示しないレジストパターンでｐウェル１４の表面
をマスクして再度Ｂ＋を選択的にイオン注入する。同図
に打ち込まれたＢ＋は符号１６ａを付した点線で示す。
をマスクして再度Ｂ＋を選択的にイオン注入する。同図
に打ち込まれたＢ＋は符号１６ａを付した点線で示す。
次いで例えば前記した時間範囲内で１１００℃の熱工程
によって低濃度のｐウェル１５を形成すると、基板１１
には高濃度の深いｐウェル１４と低濃度の浅いｐウェル
１５と２種類のウェルが作られ、次いでｐウェル１４に
所望のデバイスを形成する。
によって低濃度のｐウェル１５を形成すると、基板１１
には高濃度の深いｐウェル１４と低濃度の浅いｐウェル
１５と２種類のウェルが作られ、次いでｐウェル１４に
所望のデバイスを形成する。
濃度および深さの異なる２種以上のウェルを形成する場
合、従来の方法としては、前記した如く高濃度で深いウ
ェルから順にウェルを各々形成していたが、ウェル形成
には長い時間すなわち（十数時間〜２０時間）Ｘｎを要
するため（ただし、ｎは異なった深さのウェルの数）、
各々を別に形成していたのではすべてのウェルを形成す
るのに非常に長い時間がかかるという欠点がある。
合、従来の方法としては、前記した如く高濃度で深いウ
ェルから順にウェルを各々形成していたが、ウェル形成
には長い時間すなわち（十数時間〜２０時間）Ｘｎを要
するため（ただし、ｎは異なった深さのウェルの数）、
各々を別に形成していたのではすべてのウェルを形成す
るのに非常に長い時間がかかるという欠点がある。
本発明はこのような点に鑑みて創作されたもので、電導
性の異なる不純物を組み合せることによりウェル形成の
ためのドライブ・イン時間を減らし、より短時間でデバ
イスを製造する方法を提供することを目的とする。
性の異なる不純物を組み合せることによりウェル形成の
ためのドライブ・イン時間を減らし、より短時間でデバ
イスを製造する方法を提供することを目的とする。
第１図は本発明実施例の断面図である。
本発明の方法においては、半導体基板１１に濃度および
深さの異なる２種以上のウェル１４．１５を形成する際
に、電導性の異なる２種の不純物（例えばボロンとりん
）を加えた後に熱工程を施すものである。
深さの異なる２種以上のウェル１４．１５を形成する際
に、電導性の異なる２種の不純物（例えばボロンとりん
）を加えた後に熱工程を施すものである。
本発明は、キャリア濃度がｐ形とｎ形の不純物の代数和
で表わされることを利用し、より短時間でウェルを形成
する手段として、ｐ形とｎ形の不純物を組み合せて基板
にドープするものである。
で表わされることを利用し、より短時間でウェルを形成
する手段として、ｐ形とｎ形の不純物を組み合せて基板
にドープするものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
例えば、ｎ形シリコン基板（ｎ−Ｓｉ基板）上に高濃度
で深いｐウェルと低濃度で浅いｐウェルの２種類を形成
する場合、先ず第１図（ａ）に示されるように基板１１
に厚さ５００ｎｍの５ｉＯｚ膜１２を形成し、イオン注
入ができるようにイオン注入部分のＳｉＯ２膜を例えば
エツチングで４０ｎｍ程度に薄くしてＳｉＯ２膜１３全
１３する。
で深いｐウェルと低濃度で浅いｐウェルの２種類を形成
する場合、先ず第１図（ａ）に示されるように基板１１
に厚さ５００ｎｍの５ｉＯｚ膜１２を形成し、イオン注
入ができるようにイオン注入部分のＳｉＯ２膜を例えば
エツチングで４０ｎｍ程度に薄くしてＳｉＯ２膜１３全
１３する。
次に、第１図（ｂｌに示される如く、ウェルを形成する
部分すべてに、高濃度で深いｐウェルを形成する条件で
Ｂ＋を加速電圧５０にｅＶ 、 ドーズ量５×１０１
２ｃｍ−２の条件でイオン注入する。このイオン注入で
厚い５ｉＯｚ膜１２はマスクとなり、薄い５ｉＯｚ膜１
３を通してＢ＋が注入される。注入されたＢ＋は同図に
１６の符号を付した点線で示す。
部分すべてに、高濃度で深いｐウェルを形成する条件で
Ｂ＋を加速電圧５０にｅＶ 、 ドーズ量５×１０１
２ｃｍ−２の条件でイオン注入する。このイオン注入で
厚い５ｉＯｚ膜１２はマスクとなり、薄い５ｉＯｚ膜１
３を通してＢ＋が注入される。注入されたＢ＋は同図に
１６の符号を付した点線で示す。
次に第１図（Ｃ）に示される如く低濃度のウェルを形成
する領域にのみ、すなわち他の部１分は例えば図示しな
いレジストでマスクし、Ｐ（りんイオン）を加速電圧１
２０ ＫｅＶ 、ドーズ量４Ｘ１０”ｃｍ−’の条件で
イオン注入する。注入されたＰ＋は図に１７の符号を付
した点線で示す。Ｐ＋に代えてＡｓ”を用いてもよい。
する領域にのみ、すなわち他の部１分は例えば図示しな
いレジストでマスクし、Ｐ（りんイオン）を加速電圧１
２０ ＫｅＶ 、ドーズ量４Ｘ１０”ｃｍ−’の条件で
イオン注入する。注入されたＰ＋は図に１７の符号を付
した点線で示す。Ｐ＋に代えてＡｓ”を用いてもよい。
このときのＰの注入量は希望する低濃度ｐウェルの濃度
になるように余分なりの量を打ち消す量にする。
になるように余分なりの量を打ち消す量にする。
次いで、１２００℃、１５時間の熱工程でドライブ・イ
ンを行いウェルを形成すると、第１図ｆｄ＋に示される
如く、Ｐ＋をイオン注入した領域は低濃度で浅いウェル
１５となり、他のｐウェル領域１４は高濃度で深くなっ
ている。
ンを行いウェルを形成すると、第１図ｆｄ＋に示される
如く、Ｐ＋をイオン注入した領域は低濃度で浅いウェル
１５となり、他のｐウェル領域１４は高濃度で深くなっ
ている。
本発明によれば、従来２度のドライブ・インが１回です
むので、時間が従来の約半分に短縮される効果がある。
むので、時間が従来の約半分に短縮される効果がある。
以上述べてきたように、本発明によれば、ウェルを形成
するドライブ・インを１回にすることができるのでデバ
イス製造の時間を短縮でき、半導体装置の製造歩留りを
向上する効果がある。
するドライブ・インを１回にすることができるのでデバ
イス製造の時間を短縮でき、半導体装置の製造歩留りを
向上する効果がある。
第１図ｆａｌないし＋ｄ）は本発明実施例の断面面、ユ
第ヰ図（ａｌないしくｅｌは従来の製造方法を示す断面
図である。 第１図ないし第２図において、 １１はｎ形シリコン基板、 １２と１３は ＳｉＯ＋膜、 １４はｐウェル、 １５は低濃度の浅いｐウェル、 １６はボロンイオン、 １７はりんイオンである。 Ｉ−〜 メー＼
ｌ−＼（５−Ｏ（Ｊ −〕 ＼エノ
−ノー〇 の
図である。 第１図ないし第２図において、 １１はｎ形シリコン基板、 １２と１３は ＳｉＯ＋膜、 １４はｐウェル、 １５は低濃度の浅いｐウェル、 １６はボロンイオン、 １７はりんイオンである。 Ｉ−〜 メー＼
ｌ−＼（５−Ｏ（Ｊ −〕 ＼エノ
−ノー〇 の
Claims (1)
- 【特許請求の範囲】 半導体基板上に濃度および深さの異なる２種以上のウエ
ルを形成する際に、 電導性の異なる２種の不純物を加えた後にドライブ・イ
ンすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260307A JPS62120018A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260307A JPS62120018A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120018A true JPS62120018A (ja) | 1987-06-01 |
Family
ID=17346209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260307A Pending JPS62120018A (ja) | 1985-11-20 | 1985-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219221A (ja) * | 1989-02-20 | 1990-08-31 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0515862U (ja) * | 1991-06-07 | 1993-03-02 | サンデン株式会社 | シヨ―ケ―ス用ホツトプレ―ト棚 |
-
1985
- 1985-11-20 JP JP60260307A patent/JPS62120018A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219221A (ja) * | 1989-02-20 | 1990-08-31 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0515862U (ja) * | 1991-06-07 | 1993-03-02 | サンデン株式会社 | シヨ―ケ―ス用ホツトプレ―ト棚 |
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