JPS62119784A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、記憶装置に係り、特に大容量の記憶、読み出
しに好適な半導体記憶装置の回路構成に関する。

〔発明の背景〕

従来の半導体記憶装置（ＩＣメモリと記述する）の回路
構成については、後藤公雄著「詳解デジタルＩＣ回路」
第１３章ＩＣメモリと題される章に記載されているよう
に、データの読み出しあるいは書き込み（リード／ライ
トと記述する）を行なうためにＩＣメモリ外部より記憶
素子のアドレスを指定していた。したがって、ある任意
のアドレスより連続したアドレスに対してリード／ライ
トを行なう時にもＩＣメモリ外部より記憶素子のアドレ
スを順次に変化させ連続したデータのり一ド／ライトを
行なっていた。

この様に、従来のＩＣメモリではメモリ容量が大容量に
なるにつれアドレスカウンタ等のＩＣメモリ周辺回路が
大規模になる。また、アドレス線も増加し回路の高密度
実装が困難になる０さらには、シリアルデータのリード
／ライトを高速に行なうことが困難であった。

〔発明の目的〕

本発明の目的は高速でシリアルデータのり一ド／ライト
を可能にしたランダムアクセスＩＣメモリの回路構成を
提供することにある。

〔発明の概要〕

本発明では、シリアルデータのリード／ライトの高速化
のために、アドレス・デコーダ部にシフトレジスタを用
いてリングカウンタを構成することによりシリアルアク
セス時のアドレスカウント時間とアドレスデフード時間
を無くすことにより高速化を計りだ。

〔発明の実施例〕

第１図は特許請求の範囲第１項に係る本発明の一実施例
を示す構成図である０ 第１図において、１は２ｍＸ２ｒＬのメモリ・マトリッ
クス、２は共通入出力回路、３はＸ　（ｒｏｗ）アドレ
ス・デコーダ、４は’ｆ　（ｃｏｌｕｍｎ　）アドレス
・デコーダ、２０はカウントパルス発生回路０．２１は
Ｘリングカウンタ、２２はＸリングカウンタ、Ａ１．　
Ａｘ　、　Ａｍ　、　Ａｍ＋１．　Ａｍ＋２．　Ａｙｎ
＋ｎはメモリアドレス入力端子、Ｂは入力端子、Ｃｐ、
Ｓは入力端子、Ｄｉはデータ入力端子、Ｄｏはデータ出
力端子、−ＷＥはライトイネーブル端子である。

本実施例は、シリアルアクセス機能を持つ（２１×２ｒ
Ｌ）ワード×１ビットの２アドレス方式のランダムアク
セスＩＣメモリである。以下、各ブロックについての動
作を説明する。メモリ・マトリックス１と共通入出力回
路２とＸアドレス・デコーダ３とＸアドレス・デコーダ
４ハ１従来の２アドレス方向式のランダムアクセスＩＣ
メモリの構成と同様なものである。メモリ・マトリック
ス１は、２ｍＸ２ｒＬのデータを記憶する。

Ｘアドレス・デコーダ３は、ｍビットのメモリアドレス
信号により２″！個のＸアドレスラインから１個のＸア
ドレスラインを選択する。Ｘアドレス・デコーダ４はル
ビットのメモリアドレス信号により２１個のＸアドレス
ラインから１個のＸアドレスラインを選択する。Ｘリン
グカウンタ２１は、２ｍビットの入力と出力を有し、カ
ウントの初期値をセットする機能を有したリングカウン
タであり、該入力はＸアドレス・デコーダ３のデコード
出力部に接続され、Ｘリングカウンタ２１の出力はそれ
ぞれメモリ・マトリックス１のＸアドレスラインに接続
されている。該Ｘリングカウンタ２１のカウント動作は
、カウントパルス発生回路２０からのカウントパルスに
より２の倍数でカウントを行なう。すなわち、２ｋ（Ａ
ｍ　０　、１　、２−・−ｍ　−１）のみのカウントを
行なう。したがって、メモリ・マトリックス１のＸアド
レスラインは、前記Ｘリングカウンタ２１の出力で制御
され必らず１ラインしか選択されない。さらに、該Ｘリ
ングカウンタ２１は、入力端子Ｓからの入力信号により
、Ｘアドレス・デコーダ３の出力を該Ｘリングカウンタ
２１の初期値としてセットする動作を行なう。Ｘリング
カウンタ２２は、２１ビツトの人力と出力を有し、カウ
ントの初期値をセットする機能を有したリングカウンタ
であり、該入力はＸアドレス・デコーダ４のデコード出
力部に接続され、Ｘリングカウンタ２２の出力はそれぞ
れメモリ・マトリックス１のＸアドレスラインに接続さ
れ、ている。該Ｘリングカウンタ２２のカウント動作は
、カウントパルス発生回路２０からのカウントパルスに
よりＺの倍数でカウントを行なう。すなわち、２ｊ（ｊ
−０，１，２・・・ｎ−１）のみのカウントを行なう。

したがって、メモリ・マトリックス１のＸアドレスライ
ンは、前記Ｘリングカウンタ２２の出力で制御され必ら
ず１ラインしか選択されない。さらに、Ｘリングカウン
タ２２は、入力端子Ｓからの入力信号により、Ｘアドレ
ス・デコーダ４の出力を該Ｘリングカウンタ２２の初期
値としてセットする動作を行なう。これらＸリングカウ
ンタ２１とＸリングカウンタ２２によりメモリ・マトリ
ックス１の２ｒＩＬ×２１個のメモリ・セルからメモリ
アドレスに対応する１個のメモリ・セルが選択される。

共通入出力回路２は、該選択された１個のメモリ・セル
に対してデータ人端子■から入力されたデータを書き込
むあるいはデータの読み出しを行ないデータ出力端子Ｄ
０に出力する。このとき、データのリード／ライトは、
ライトイネ−プール端子ＷＥにより制御する。カウント
パルス発生回路２０は、入力端子Ｃｐからの入力信号と
ＩＣメモリ内部で使用するビット線プリチャージ、ワー
ド線プリチャージなどの制御信号とタイミングをとりた
後、ＸリングカウンタとＹリングカウンタに入力するカ
ウントパルスを個々に発生する。Ｘリングカウンタ２２
に入力するカウントパルスは、Ｘリングカウンタ２１の
最大ビット２″！めの次に１回発生させる。では、ラン
ダムアクセス動作について説明する。メモリアドレス入
力端子Ａ１．　Ａ２・・・ム。

−”＋１　！　Ａｍ＋２−　Ａｍ−１−ｚにメモリアド
レスを入力した後、入力端子Ｓに制御信号を入力し、Ｘ
リングカウンタ２１、Ｘリングカウンタ２２にメモリア
ドレスのデコード値をセットさせる。該勲作によって、
メモリ・マトリックス１の中からメモリアドレスに対応
する１個のメモリ・セルが選択される。このとき、ライ
トイネーブル端子ＷＥからの制御信号によりリードある
いはライトを制御する。リードモードであれば、共通入
出力回路２を介し、データ出力端子Ｄ０に前記選択され
たメモリセルの内容が出力される。

また、ライトモードであれば、共通入出力回路２を介し
、データ入力端子Ｄｉから入力された内容を前記選択さ
れたメモリセルへライトを行なう。該リード／ライトが
終了した後、あるいは、Ｘリングカウンタ２１、Ｘリン
グカウンタ２２のセット動作が終了した後に、次の希望
するメモリアドレスをメモリアドレス入力端子り７．ｈ
２゜・・・Ａｍ　　）ｕｎ＋＋　ｖ　Ａｍ＋ｚ・・・、
仏＋ルに入力する。再び、入力端子Ｓに制御信号を入力
し、Ｘリングカウンタ２１、Ｘリングカウンタ２２にメ
モリアドレスのデコード値をセットさせる。その後、デ
ータのリード／ライトを行なう。以後、同様な動作を行
なうことによって、任意のメモリアドレスに対してリー
ド／ライトを行なうことができる。次にシリアルアクセ
ス動作について説明する。メモリアドレス入力端子Ａ１
　ｐＡ２・・・ｈ　。

Ａｍ＋＋　、　Ａｍ＋２・＝　Ａｍ中ユにリード／ライ
トを行なう先頭のメモリアドレスを入力する。その後、
入力端子Ｓに一制御信号を入力し、Ｘリングカウンタ２
１、Ｘリングカウンタ２２にメモリアドレスのデコード
値をセットする。以後のリード／ライト動作は、前述と
同様であるので省略する。

先頭メモリアドレスのリード／ライトが終了した後、入
力端子Ｓに制御信号を入力し、Ｘリングカウンタ２１、
Ｘリングカウンタ２２がリングカウンタとして動作する
モードにする。次に入力端子Ｃｐにカウントパルスを入
力する。カウントパルスはカウントパルス発生回路２ｏ
ヲ介してＸリングカウンタ２１とＸリングカウンタ２２
に入力される。Ｘリングカウンタ２１とＸリングカウン
タ２２は該カウントパルスによりカウントアツプ（また
は、カウントダウン）シ、メモリ・マトリックス１のス
タートアドレスの次のアドレスに相当する１個のメモリ
・セルが選択される。以後、このメモリ・セルに対して
データのリード／ライトを行なう。再び入力端子Ｃｐに
カウントパルスを入力するとさらに次のアドレスに相当
する１個のメモリ・セルが選択される。以上の様にカウ
ントパルスを入力するたびに上記の様な動作を繰り返え
し順次データのリード／ライトを行なうことができる。

本実施例によれば、ランダムアクセス動作と任意のメモ
リアドレスから高速でシリアルアクセス動作を行なうこ
とができるＩＣメモリが構成できる。

尚、本実施例において、Ｘリングカウンタ２１゜Ｘリン
グカウンタ２２は、２人カマルチプレクサとシフトレジ
スタで容易にセット機能付きリングカウンタが構成でき
ることは周知である。また、共通入出力回路２を共通出
力回路にすることによりリード・オン・メモリを構成で
きることは明らかである。また、メモリ・マトリックス
１は、スタチック型メモリセル群あるいはダイナミック
型メモリセル群でしてもよいことは明らかである。

次に特許請求の範囲第１項に係る本発明の懺の実施例に
ついて説明する。

第２、特許請求の範囲第１項に係る本発明。

の他の実施例−を示す構成図である。

第２図において、第１因と同一機能を有するものは同一
符号を付しである。その他、８，９はそれぞれ２″ｍ×
２１のメモリ・マトリックス、１０　、１１はそれぞれ
共通入出力回路、Ｄｉｔ　、Ｄｉ４はそれぞれデータ入
力端子、Ｄｏｔ　ｖ　Ｄｏｊはそれぞれデータ出力端子
である。Ｊは複数個めであることを示す。

本実施例は、シリアルアクセス機能を有する（２ｎ″ｘ
２ｒＬ）７−）’ｘ（ｊ＋１　）ビットの２アドレス方
式のランダムアクセスＩＣメモリである。以下、動作説
明をする。尚、同一符号部分は第１図と同一の動作を行
なうので動作説明は省略する。メモリ・マトリックス８
，９はそれぞれ２７７１　ｘ　２ｎのデータを記憶する
。また、Ｘアドレス・デコーダ３とＸアドレス・デコー
ダ４によりメモリアドレスに対応する１個のメモリ・セ
ルがそれぞれ選択される。共通入出力回路１０は、メモ
リ・マトリックス８の中から選択された１個のメモリ・
セルに対してデータ入力端子Ｄｉ１から入力されたデー
タを書き込むあるいはデータの読み出しを行ないデータ
出力端子Ｄｏ、に選択されたメモリ・セルの内容を出力
する。共通入出力回路１１は、メモリ・マトリックス９
の中から選択された１個のメモリ・セルに対してデータ
入力端子ＤｉＪから入力されたデータを書き込むあるい
は、データの読み出しを行ないデータ出力端子り。ノに
選択されたメモリ・セルの内容を出力する。ランダムア
クセス動作およびシリアルアクセス動作は第１図と同一
であるのでこれらの動作説明は省略する。

本実施例によれば、ランダムアクセス動作と任意のメモ
リアドレスからシリアルアクセス動作を行なうことがで
きる多入出力ＩＣメモリを構成することができる。

尚、本実施例においても、第１図と同様にリード・オン
・メモリを構成できることは明らか。

である。また、メモリ・セル群はスタチック栽、ダイナ
ミック型のいずれでもよいことは明らかである。

第３図は特許請求の範囲第１項に係る本発明の他の実施
例を示す構成図である。

第３図において、第１図と同一機能を有するものは同一
符号を付しである。その他、７はカウントパルス発生回
路、１２は２３×１のメモリ・マトリックス、１３は入
出力回路である。

本実施例は、シリアルアクセス機能を有する２″ｌワー
ド×１ビツトの１アドレス方式のランダムアクセスＩＣ
メモリである。以下、動作説明をする。尚、同一符号部
分は第１図と同一の動作を行なうので動作説明を省略す
る。カウントパルス発生回路７は、入力端子Ｃｐからの
入力信号とＩＣメモリ内部で使用するビット線プリチャ
ージ、ワード線プリチャージなどの制御Ｉｆとタイミン
グをとった後カウントパルスを発生する。メモリ・マト
リックス１２は２ｍのデータを記憶する。Ｘアドレス・
デコーダ３によりメモリアドレスに対応する１個のメモ
リ・セルが選択される。入出力回路１３は、該選択され
た１個のメモリ・セルに対してデータ入力端子Ｄｉから
の入力されたデータを書き込むあるいは、データの読み
出しを行ないデータ出力端子Ｄ０に選択されたメモリ・
セルの内容を出力する。このときのり−ド／ライトの制
御は入力端子ＷＥに制御信号を入力し制御を行なう。ラ
ンダムアクセス動作およびシリアルアクセス動作はメモ
リアドレスが２　個であることを除けは第１図と同様で
あるのでこれらの動作説明は省略する。

本実施例によれば、ランダムアクセス動作と任意のメモ
リアドレスからシリアルアクセス動作を行なうことがで
きるＩＣメモリを構成することができる。

尚、本実施例においても、第１図と同様にり。

−ド・オン・メモリを構成することができることは明ら
かである。また、メモリ・セル群はスタチック型、ダイ
ナミック型のいずれでもよいことは明らかである。

第４図は特許請求の範囲第１項に係る本発明の他の実施
例を示す構成図である・ 第４図にお、いて、第１図、第２図、第５図と同一機能
を有するものは同一符号を付しである。

その他、１４　、１５はそれぞれ２１×１のメモリ・マ
トリックス、１６，１７はそれぞれ入出力回路である。

本実施例は、シリアルアクセス機能を有する２ｍワード
ｘ　（ｊ＋１）ビットの１７ドイレス方式のランダムア
クセスＩＣメモリである。以下、動作説明をする。尚、
同−符号部は第１．２゜３図のそれと同一の動作を行な
うので動作説明を省略する。メモリ・マトリックス１４
　、１５はそれぞれ２″！個のデータを記憶する。また
、Ｘアドレス・デコーダ６によりメモリアドレスに対応
する１個のメモリ・セルがそれぞれ選択される。入出力
回路１６は、メモリ・マトリックス１４の中から選択さ
れた１個のメモリ・セルに対してデータ入力端子Ｄｉ１
から入力されたデータを書き込むあるいは、データの読
み田しを行ないデータ出力端°子ＤＯＩに選択されたメ
モリ・セルの内容を出力する。入力出回路１７は、メモ
リ・マトリックス１５の中から選択された１個のメモリ
・セルに対してデータ入力端子ＤｉＪから入力されたデ
ータを書き込むあるいは、データの読み出し−を行ない
データ出力端子り。１に選択されたメモリ・セルの内容
を出力する。ランダムアクセス動作およびシリアルアク
セス動作はメモリアドレスが２″！個であることを除け
ば第１図と同様であるのでこれらの動作説明は省略する
。

本実施例によれば、ランダムアクセス動作と任意のメモ
リアドレスからシリアルアクセス動作を行なうことがで
きる多入力用ＩＣメモリを構成できる。

尚、本実施例においても、第１図と同様にリード・オン
・メモリを構成することができることは明らかである。

また、メモリ・セル群はスタチック型、ダイナミック型
のいずれでもよいことは明らかである。

第５図は特許請求の範囲第２項に係る本発明。

の他の実施例を示す構成図である。

第５図にお、いて、第１図と同一機能を有する。

ものは同一符号を付しである。その他、１８はＸ（ｒＯ
Ｗ）リングカウンタ、１９はＹ　（ＯＯｌｕｍｎ　）リ
ングカウンタ、Ｒは入力端子である。

本実施例は、（２”　Ｘ　２”　）ワード×１ビットの
２アドレス方式のシリアルアクセスＩＣメモリである。

以下、動作説明を行なう。Ｘリングカウンタ１８は、２
ｒｎビツトの出力を有するカウンタであり、該出力がそ
れぞれメモリ・マトリックス１のＸアドレスラインへ接
続されている。

該Ｘリングカウンタ１８のカウントは、カウントパルス
発生回路２０からのカウントパルスにより２の倍数で行
なう。すなわち、２ｋ（ｋ−ｏ。

１．２・・・ｍ−１）のみのカウントを行なう。抜Ｘリ
ングカウ、ンタ１８によりメモリ・マトリックス１のＸ
アドレスラインは必らず１ラインしか選択されない。ま
た、該Ｘリングカウンタ１ａは、入力端子Ｒからの入力
信号により現在のカウント値にかかわらずある特定のカ
ウント値となる。Ｘリングカウンタ１９は２４ビツトの
出力を有するカウンタであり、該出力はそれぞれメモリ
ーマトリックス１のＹアドレスラインへ接続されている
。該Ｘリングカウンタ１９のカラ〉トは、カウントパル
ス発生回路２０からのＸリングカウンタ１８へ入力され
るカウントパルスと異なるカウントパルスにより２の倍
数で行なう。すなわち、２’（ｊ−０，１，２・・・ｎ
−１）のみのカウントを行なう。該Ｘリングカウンタ１
９によりメモリ・マトリックス１のＹアドレスラインは
必らず１本しか選択されない。また、該Ｘリングカウン
タ１９も、入力端子Ｒからの入力信号により現在のカウ
ント値にかかわらずある特定のカウント値となる。では
、シリアルアクセス動作について説明する。まず、入力
端。

子Ｒに制御信号を入力し、Ｘリングカウンタ１８、Ｘリ
ングカウンタ１９を初期化する。メモリ・マトリックス
１のスタートアドレスに相当する１個のメモリ・セルが
選択される。以後、データのり一ド／ライトを行なう。

この動作は第１図と同様なので説明を省略する。データ
のリード／ライトが一終了した後、入力端子Ｃｐにカウ
ントパルスを入力する。カウントパルスはカウントパル
ス発生回路２０を介してＸリングカウンタに入力される
。Ｘリングカウンタ１８は該カウントパルスによりカウ
ントアツプ（または、カウントダウン）シ、メモリ・マ
トリックス１のスタートアドレスの次のアドレスに相当
する１個のメモリ・セルが選択される。以後、このアド
レスに対するデータのり一ド／ライトを行ナウ。再び、
入力端子Ｃｐにカウントパルスを入力する。カウントパ
ルスを入力するたびに上記の様な動作を繰り返えし順次
データのリード／ライトを行なうことができる。

本実施例によれば、アドレス・デコーダを随略化でき、
高速動作に向いたシリアルアクセスＩＣメモリを構成す
ることができる。

尚、本実施例において、ＸリングカウンタＩＱ。

Ｘリングカウンタ１９はシフトレジスタで容易に構成で
きることは周知である。また、第１図と同様にリード・
オン・メモリを構成でき、メモリ・セル群はスタティッ
ク型、ダイナミック型のいずれでもよいことは明らかで
ある。

第６図は特許請求の範囲第２項に係る本発明。

の他の実施例を示す構成図である。

第６図において、第１図、第２図、第５図と同一機能を
有するものは同一符号を付しである。

本実ｍ　ｎ　ハ、（２−Ｘ２ｒＬ）７−Ｆｘ（ｊ＋１）
ビットの２アドレス方式のシリアルアクセスＩＣメモリ
である。本実施例の動作は前述の実施例の動作説明より
容易に理解できるので省略する０ 本実施例によれは、アドレス・デコーダを簡略化でき、
高速動作に向いた多入出力シリアルアクセスＩＣメモリ
を構成することができる。

第７図に特許請求の範囲第２項に係る本発明の他の実施
例を示す構成図である。

第７図において、第１図、第３図、第５図と同一機能を
有するものは同一符号を付しである。

本実施例は、２ｍワード×１ピットの１アドレス方式の
シリアルアクセスＩＣメモリである。

本実施例の動作は前述の実施例の動作説明より容易に理
解できるので省略する。

本実施例によれば、アドレス・デコーダを簡Ｍ化でき、
高速動作に向いたシリアルアクセスＩＣメモリを構成す
ることができる。

第８図に特許請求の範囲第２項に係る本発明の他の実施
例を示す構成図である。

第８図において、第１図、第４図、第５図と同一機能を
有するものは同一符号を付しである。

本実施例は、２″！ワードＸ（Ｊ＋１）ビットの１アド
レス方向式のシリアルアクセスＩＣメモリである。本実
施例の動作は前述の実施例の動作説明より容易に理解で
きるので省略する。

本実施例によれば、アドレス・デコーダを簡略化でき、
高速動作に向いた多入出力シリアルアクセスＩＣメモリ
を構成することができる。

次に、特許請求の範囲第１項及び第２項を用いた応用例
について示す。

第１３図は本発明の半導体記憶装置（ＩＣメモリ）を用
いた一応用例を示す構成図である。

第９図において、３０は本発明の半導体記憶装置、３１
はカード本体、３２　、３５は受光素子、３５　、３７
は発光素子、３４は化学電池、３６は信号処理部、３７
は電源回路、４２はカードリーダである。以下、動作を
簡単に説明する。カード本体３１に内蔵される半導体記
憶装置３０、発光素子３３の電源は化学電池５４により
供給する。

カード本体３１とカードリーダ４２の間の信号のやりと
りは、発光素子３７と受光素子３２の間と発光素子３５
と受光素子３５の間で電気信号を光に変換して行なう。

本応用例を用いれば、カード本体に内蔵された本発明の
半導体記憶装置との信号の入出力を。

非接触で行なうことができる。

第１０図は本発明の半導体記憶装置を用いな他の応用列
を示す構成図である。

第１０図において、第９図と同一機能を有するものには
同一符号を付しである。３８は光間、６９は太陽電池で
ある。以下、動作を説明する。

第９図と同一符号のものは説明を省略する。太陽電池３
９はカード本体３１に内蔵されカード内の各ブロックに
電源を供給する。光源３８は、非接触でカード本体５１
に太陽電池３９を介して電源を供給する。

本応用例を用いれば、カード本体に内蔵された本発明の
半導体記憶装置との信号の入出力、電源供給を外部より
非接触で行なうことができる０ 第１１図は本発明の半導体記憶装置を用いた゛　他の応
用例を示す構成図である。

第１１図において、第９図と同一機能を有するものは同
一符号を付しである。４０　、４１はコイル、４３は電
源回路である。以下、動作を説明する。第９図と同一符
号のものは説明を省略する。フィル４０で交流磁界を発
生させ誘導作用でコイル４１に起電力を発生させ電源回
路４３を介してカード内の各ブロックに電源を供給する
。

本応用例を用いれば、カード本体に内蔵された本発明の
半導体記憶装置との信号の入出力、電源供給を外部より
非接触で行なうことができるＯ 第１２図は本発明の半導体記憶装置を用いた他の応用例
を示す構成図である。

第１２図において、第９図と同一機能を有するものは同
一符号にしである。４４は光源、４５は透過形液晶であ
る。以下、動作を説明する。第９図と同一符号のものは
説明を省略する。透過形液晶４５は半導体記憶装置３０
からの信号により液晶板が変化する。このとき、光源４
４からの光量が透過形液晶４５の液晶板の変化に応じて
変調され透過光が変化するこの光電を受光素子３５で電
気信号に変換する。

本応用例を用いれば、カード本体に内蔵された本発明の
半導体記憶装置との信号の入出力を低電力、非接触で行
なうことができる。

尚、化学電池３４の代わりに太陽電池あるいは誘導エネ
ルギーを用いることにより外部より非接触で電源を供給
できることは明らかである。

第１３図は本発明の半導体記憶装置を用いた他の応用例
を示す構成図である。

第１５図に、おいて、第９図、第１２図と同一機能を有
するものは同一符号を付しである。４６は反射形液晶で
ある。以下、動作を説明する。

第９，１２図と同一符号のものは説明を省略する。反射
形液晶４６は半導体記憶装置３０からの信号により液晶
板が変化する。このとき、光源４４からの反射光が該液
晶板の変化に応じて変化する、この反射光を受光素子３
５で電気信号に変換し信号を読み取る。

本応Ｊ＠例を用いれば、カード本体に内蔵された本発明
の半導体記憶装置との信号の入出力を低電力、非接触で
行なうことができる。

尚、　化学電池３４の代わりに太＠電池、あるいは誘導
エネルギーを用いることにより外部より非接触で電源を
供給できることは明らかである。

第１４図は本発明の半導体記憶装置を用いζ他の応用例
を示す構成図である。

第１４図において、第９図と同一機能を有するものは同
一符号を付しである。４７　、４９はホール素子、４８
　、５０は磁界発生装置である。城下、動作を説明する
。第９図と同一符号のものは説明を省略する。磁界発生
装置４８は、半導体記憶装置３０からの電気信号を磁界
に変換する。該磁界はホール素子４９により再び電気信
号に変換される。この動作により半導体記憶装置より信
号を読み取ることができる。また、磁界発生装置５０か
らホール素子４７を介し信号を前述と同様に伝達できる
。

本応用例を用いれは、カード本体に内蔵された本発明の
半導体記憶装置との信号の入出力を非接触で行なうこと
ができる。

尚、磁界発生装置４８　、５０はフィルなどで容易に作
成できることは周知である。また、化学電池３４の代わ
りに太陽電池、あるいは誘導エネルギーを用いることに
より外部より非接触で電源を供給できることは明らかで
ある。

〔発明の効果〕

本発明によれば、ランダムアクセス機能と、任意のメモ
リアドレスより高速でシリアルアクセス可能な工、Ｃメ
モリを構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図、第３
図、第４図、第５図、第６図、第７図、第８図、第９図
、第１０図、第１１図、第１２図は本発明の他の実施例
を示す構成図、第１３図は本発明の一応用例を示す構成
図、第１４図→は他の応用 例を示す構成図である。 ７．２０・・・カウントパルス発生回路、１８．２１・
・・Ｘリングカウンタ、１９　、２２・・・Ｘリングカ
ウンタ。 代理人弁理士　小　　川　　勝　　男 第　ｌ　図 ′＄　Ｚ　図 ど 第　３　図 第　　４　　図 ′＄　５　凹 ／ａ　　　　　　　　　　　　　　　　　　　　　　／
第　　６１ 第７図 第　８　口 第　ｑ　図 う 第　　ノＯ図 第　　ＩＩ　　　図 第　１２　　図 第　　ノ３　　レコ 第　　　　ノ４．　　　図 Ａ？

Claims (1)

1. 【特許請求の範囲】 １、メモリ・セル群よりなるメモリ・マトリックスと、
   該メモリ・マトリックスに対し外部からの信号情報の書
   き込みあるいは読み出しを行なう入出力回路よりなるメ
   モリ回路において、外部より入力されるメモリアドレス
   に対応したメモリ・セルを選択する機能と外部より入力
   されるシリアルデータの書き込みあるいは読み出しを順
   次に行なうためのタイミング信号によりメモリアドレス
   を順次変化させメモリ・セルを選択する機能を有するア
   ドレス・デコーダをデコーダとシフトレジスタで構成し
   たことを特徴とする半導体記憶装置。 ２、特許請求の範囲第１項記載の半導体記憶装置におい
   て、外部より入力されるシリアルデータの書き込みある
   いは読み出しを行なうためのタイミング信号によりメモ
   リアドレスを順次変化させメモリ・セルを選択する機能
   を有するアドレス・デコーダをシフトレジスタで構成し
   たことを特徴とする半導体記憶装置。