JPS62117003A - マルチｃｐｕ構成プログラマブルコントロ−ラ - Google Patents
マルチｃｐｕ構成プログラマブルコントロ−ラInfo
- Publication number
- JPS62117003A JPS62117003A JP25667785A JP25667785A JPS62117003A JP S62117003 A JPS62117003 A JP S62117003A JP 25667785 A JP25667785 A JP 25667785A JP 25667785 A JP25667785 A JP 25667785A JP S62117003 A JPS62117003 A JP S62117003A
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- JP
- Japan
- Prior art keywords
- sequence
- processing
- cpu
- cycle
- peripheral device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発τＪ１の技術分野）
この発明は、複数のＣＰＵを使用して処理速度及び処理
効率をにげたプログラマブルコン）ＣＦ−ラに関する。
効率をにげたプログラマブルコン）ＣＦ−ラに関する。
（発明の技術的背景とその問題点）
プログラマブルコントローラ（シーケンス制御装置）は
コンピュータ技術の発展とあいまって１機械制御の加工
９組立、搬送等に広く利用されている。このような制御
に対して、プログラマブルコントローラは複雑で大型化
してきており、その反面では、これらシーケンス処理の
高速化、更にはシステムの高機能化が要求されている。
コンピュータ技術の発展とあいまって１機械制御の加工
９組立、搬送等に広く利用されている。このような制御
に対して、プログラマブルコントローラは複雑で大型化
してきており、その反面では、これらシーケンス処理の
高速化、更にはシステムの高機能化が要求されている。
このような中で、シーケンス処理の他に周辺装置に対す
るサービス処理も行なう必要があり、特に周辺サービス
の中でもシーケンスのプログラムの読出し、検索等は非
常に時間がかかり、これによって肝心のシーケンス処理
にＭ〈時間が少なくなってしまう、つまりシーケンス処
理のスキャン時間が長くなってしまうといった欠点があ
った。また、この欠点を補うために割込処理等により周
辺サービスの時間を制限すると、逆に周辺！Ａ２２の動
作が遅くなってしまうことになる。′ 第３図は従来のプログラマブルコントローラｌのａ成を
示すもので、ＣＰＵ２にはこのプログラブプルコントロ
ーラｌのシーケンス演算を行なうシーケンス演算部７が
接続され、このシーケンス演算部７にはシーケンスプロ
グラムが記憶されているシーケンスメモリ８がＪ１ｉ続
されている。また、 ＣＰｔ１２にはＩ１０インタフェ
ース３を通じｒ１０モジュール４が、周辺ｔＡ置ベイン
タフエースを通じて周辺装置６がそれぞれ接続されてい
る。そして、更にＣＰＵ２にはシステム全体のＯ５（オ
ペレーティングシステム）が記憶されているＲＯＭ９と
、必要データを一時的に記憶するＲＡＭｌ０とが接続さ
れている。このような構成で、シーケンスメモリ８によ
り行なわれるシーケンス演算の中で、主な仕事である（
／Ｑモジュール４の制御の他に１周辺装置６に対するサ
ービスも重要な仕事であり、特に周辺サービスの中でも
シーケンスメモリ８からシーケンスプログラムの読出し
とか検索などを行ない１周辺装！！！６の制御が行なわ
れる。このように、周辺サービスに時間が長くかかって
しまうと、本来のシーケンス処理が遅くなるという欠点
がある。また、周辺装置インタフェース５の割込処置を
少なくし１周辺サービスの時間を制限すると、逆に周辺
装′１１６の動作が遅くなってしまうといった欠点があ
った。
るサービス処理も行なう必要があり、特に周辺サービス
の中でもシーケンスのプログラムの読出し、検索等は非
常に時間がかかり、これによって肝心のシーケンス処理
にＭ〈時間が少なくなってしまう、つまりシーケンス処
理のスキャン時間が長くなってしまうといった欠点があ
った。また、この欠点を補うために割込処理等により周
辺サービスの時間を制限すると、逆に周辺！Ａ２２の動
作が遅くなってしまうことになる。′ 第３図は従来のプログラマブルコントローラｌのａ成を
示すもので、ＣＰＵ２にはこのプログラブプルコントロ
ーラｌのシーケンス演算を行なうシーケンス演算部７が
接続され、このシーケンス演算部７にはシーケンスプロ
グラムが記憶されているシーケンスメモリ８がＪ１ｉ続
されている。また、 ＣＰｔ１２にはＩ１０インタフェ
ース３を通じｒ１０モジュール４が、周辺ｔＡ置ベイン
タフエースを通じて周辺装置６がそれぞれ接続されてい
る。そして、更にＣＰＵ２にはシステム全体のＯ５（オ
ペレーティングシステム）が記憶されているＲＯＭ９と
、必要データを一時的に記憶するＲＡＭｌ０とが接続さ
れている。このような構成で、シーケンスメモリ８によ
り行なわれるシーケンス演算の中で、主な仕事である（
／Ｑモジュール４の制御の他に１周辺装置６に対するサ
ービスも重要な仕事であり、特に周辺サービスの中でも
シーケンスメモリ８からシーケンスプログラムの読出し
とか検索などを行ない１周辺装！！！６の制御が行なわ
れる。このように、周辺サービスに時間が長くかかって
しまうと、本来のシーケンス処理が遅くなるという欠点
がある。また、周辺装置インタフェース５の割込処置を
少なくし１周辺サービスの時間を制限すると、逆に周辺
装′１１６の動作が遅くなってしまうといった欠点があ
った。
第４図は、入出力転送とシーケンス演算処神との間に周
辺サービス処理を行なうような処理を、ｌシーケンスサ
イクルとした場合の動作例を示すものである。この場合
、１シーケンスサイクルの中で周辺サービスの時間を長
くすれば、ｌシーケンメサ１゛クル時間が長くなってし
まうし、また、ｌシーケンスサイクル時間を短かくする
ために１サイクルの中での周辺サービス時間を少なくシ
１周辺サービスは数サイクルにわたって処理することに
すれば、それだけ周辺装置６の動作が遅くなってしまう
のである。
辺サービス処理を行なうような処理を、ｌシーケンスサ
イクルとした場合の動作例を示すものである。この場合
、１シーケンスサイクルの中で周辺サービスの時間を長
くすれば、ｌシーケンメサ１゛クル時間が長くなってし
まうし、また、ｌシーケンスサイクル時間を短かくする
ために１サイクルの中での周辺サービス時間を少なくシ
１周辺サービスは数サイクルにわたって処理することに
すれば、それだけ周辺装置６の動作が遅くなってしまう
のである。
（発明の目的）
この発明は上述のような事情からなされたものであり、
この発明の目的は、シーケンス演算処理及び周辺サービ
ス処理をそれぞれ独立して行なうようにし、実行時間に
ついてもそれぞれ他に影響を与えないようなプログラマ
ブルコントローラを提供することにある。
この発明の目的は、シーケンス演算処理及び周辺サービ
ス処理をそれぞれ独立して行なうようにし、実行時間に
ついてもそれぞれ他に影響を与えないようなプログラマ
ブルコントローラを提供することにある。
（発明の概要）
この発明は、シーケンス処理と周辺サービス処理をシー
ケンスメモリにより命令実行するプログラマブルコント
ローラに関するもので、シーケンス処理及び周辺装置サ
ービス処理を行なうためのそれぞれ別個のＣＰＵと、シ
ーケンスプログラムを格納するシーケンスメモリをそれ
ぞれのＧＰｕに対し持つと共に、これらｃｐｕを結合す
るための共通メモリを設けるようにしたものである。
ケンスメモリにより命令実行するプログラマブルコント
ローラに関するもので、シーケンス処理及び周辺装置サ
ービス処理を行なうためのそれぞれ別個のＣＰＵと、シ
ーケンスプログラムを格納するシーケンスメモリをそれ
ぞれのＧＰｕに対し持つと共に、これらｃｐｕを結合す
るための共通メモリを設けるようにしたものである。
（発明の実施例）
第１図はこの発明の一実施例を示す構成図であり、シー
ケンス処理を行なう部分のプログラマブルコントローラ
１１と１周辺装置サービス処理を行なう部分のプログラ
マブルコントローラ１１と、周辺装置サービス処理を行
なう部分のプログラマブルコントローラ１２とはそれぞ
れＣＰＵ３（Ｎｏ、１）及びＣＰ［Ｊ２１ （Ｎｏ、
２）を持ち、これらＣＰＵ１３及び２１は共通メモリ２
０により結合されている。まず、 Ｎｏ、１のＣＰｔ１
１３にはシーケンス処理を行なうシーケンス演算部１４
が接続され、このシーケンス演算部！４にはシーケンス
プログラムを記憶するシーケンスメモリ１５が接続され
ている。また、Ｎｏ、１のＣＰＵ３にはＩ１０インタフ
ェース１６が接続されており、このＩ１０インタフェー
ス１８に接続される各種Ｉ１０モジュール１７を制御し
ている。更に、Ｎｏ、ｌのＣＰＵ１３には、このｃｐｕ
ｘ３の制御、管理を行なうＯ５を記憶するＲＯＭ１Ｂ及
びＲＡＭ１９が接続されている０次に、Ｎｏ２のＣＰＩ
Ｉ２１にはシーケンスプログラムを記憶するシーケンス
メモリ２２が接続され、また、周辺装置インタフェース
２３を通じて周辺装置２４が接続されている。更に、
Ｎｏ２１７）ＣＰＵ２１には、この（：ＰＵ２１の制御
、管理を行なうＯ５を記憶するＲＯＭ２５及びＲＡＭ２
６が接続されている。
ケンス処理を行なう部分のプログラマブルコントローラ
１１と１周辺装置サービス処理を行なう部分のプログラ
マブルコントローラ１１と、周辺装置サービス処理を行
なう部分のプログラマブルコントローラ１２とはそれぞ
れＣＰＵ３（Ｎｏ、１）及びＣＰ［Ｊ２１ （Ｎｏ、
２）を持ち、これらＣＰＵ１３及び２１は共通メモリ２
０により結合されている。まず、 Ｎｏ、１のＣＰｔ１
１３にはシーケンス処理を行なうシーケンス演算部１４
が接続され、このシーケンス演算部！４にはシーケンス
プログラムを記憶するシーケンスメモリ１５が接続され
ている。また、Ｎｏ、１のＣＰＵ３にはＩ１０インタフ
ェース１６が接続されており、このＩ１０インタフェー
ス１８に接続される各種Ｉ１０モジュール１７を制御し
ている。更に、Ｎｏ、ｌのＣＰＵ１３には、このｃｐｕ
ｘ３の制御、管理を行なうＯ５を記憶するＲＯＭ１Ｂ及
びＲＡＭ１９が接続されている０次に、Ｎｏ２のＣＰＩ
Ｉ２１にはシーケンスプログラムを記憶するシーケンス
メモリ２２が接続され、また、周辺装置インタフェース
２３を通じて周辺装置２４が接続されている。更に、
Ｎｏ２１７）ＣＰＵ２１には、この（：ＰＵ２１の制御
、管理を行なうＯ５を記憶するＲＯＭ２５及びＲＡＭ２
６が接続されている。
このような構成においてその動作を説明すると、 Ｎｏ
ｌのＣＰＵ１３はシーケンス演算専用であり、Ｎｏ２の
ＣＰＵ２１は周辺装置サービス専用の処理を行なう、先
ず、このプログラマブルコントローラのプログラムは、
Ｎｏ２シーケンスメモリ２２がＲＯＭの時はＲＯＩＩ
Ｉ仕様、 ＲＡＭの時はＲＡＭ仕様となる。 ＲＯＭ仕
様の場合はブー） ＲＯＭ方式をとる。つまり、このプ
ログラマブルコントローラを起動するときはＲＡＭで４
ＩＲ成されるＮｏｌシーケンスメモリにこのＲＯＭの内
容を読込むことにより処理が開始される。 ＲＡＭ仕様
の場合は、電池バックアップされたＮ（＋１シーケンス
メモリより−ｊＮｏ２シーケンスメモリにプログラムを
移す。
ｌのＣＰＵ１３はシーケンス演算専用であり、Ｎｏ２の
ＣＰＵ２１は周辺装置サービス専用の処理を行なう、先
ず、このプログラマブルコントローラのプログラムは、
Ｎｏ２シーケンスメモリ２２がＲＯＭの時はＲＯＩＩ
Ｉ仕様、 ＲＡＭの時はＲＡＭ仕様となる。 ＲＯＭ仕
様の場合はブー） ＲＯＭ方式をとる。つまり、このプ
ログラマブルコントローラを起動するときはＲＡＭで４
ＩＲ成されるＮｏｌシーケンスメモリにこのＲＯＭの内
容を読込むことにより処理が開始される。 ＲＡＭ仕様
の場合は、電池バックアップされたＮ（＋１シーケンス
メモリより−ｊＮｏ２シーケンスメモリにプログラムを
移す。
Ｎｏｌシーケンスメモリ！５には処理演算中に定数等を
書き替える必要があり１例えば、タイマー現在値とかタ
イマー設定値などは固定せず、その都度書き替える必要
があるため、電池バックアップされたＲＡＭを必要とす
る。このようにして処理が開始されると、シーケンス処
理に関してはＮｏｔのＣＰＵ１３によりＭｏｌシーケン
スメモリ１５に従ったプログラムでＩ１０モジュール１
７の制御演算が行なわれる。また１周辺装置サービスに
関してはＮｏ２のＣＰＵ２１により、 Ｎｏ２シーケン
スメモリ２２を参照して周辺装置２４のサービスが行な
われる。
書き替える必要があり１例えば、タイマー現在値とかタ
イマー設定値などは固定せず、その都度書き替える必要
があるため、電池バックアップされたＲＡＭを必要とす
る。このようにして処理が開始されると、シーケンス処
理に関してはＮｏｔのＣＰＵ１３によりＭｏｌシーケン
スメモリ１５に従ったプログラムでＩ１０モジュール１
７の制御演算が行なわれる。また１周辺装置サービスに
関してはＮｏ２のＣＰＵ２１により、 Ｎｏ２シーケン
スメモリ２２を参照して周辺装置２４のサービスが行な
われる。
第２図（＾）、（Ｂ）はこれらの処理サイクルについて
の動作を説明するものであり、同図（Ａ）はシーケンス
処理を、同図（Ｂ）は周辺装置サービス処理を示してい
る。
の動作を説明するものであり、同図（Ａ）はシーケンス
処理を、同図（Ｂ）は周辺装置サービス処理を示してい
る。
まず、シーケンス処理は入出力転送及びシーケンス演算
によりｌサイクルの処理が行なわれるが、このサイクル
とは別に周辺装置サービス処理が独立して行なわれ、上
記シーケンス演算の結果、例えばＩ１０モニタ等のシー
ケンス演算の結果を周辺装置に表示する場合には、Ｎ０
２のＣＰｔ１２１から共通メモリ２０を通じて問合せを
行ない、シーケンス演算終了後にデータ授受を行なう必
要がある。つまり、シーケンス処理終了後にＮｏｔのＣ
ＰｕがＮｏ２のＣＰＵからの問合せを確認して、もし問
合せがあればデータ授受が行なわれ息、この場合のＣＰ
Ｕ１３への問い合せ、つまりデータ授受が一度アクセス
するメモリエリアは僅かであるので、シーケンス処理の
ｌサイクル時間は僅かしか増えず、ＣＰｔ１１３の負担
は余りない、即ち、シーケンス演算処理時間は殆ど周辺
サービス時間には無関係とすることにより、シーケンス
演算処理時間を少なくすることができるのである。
によりｌサイクルの処理が行なわれるが、このサイクル
とは別に周辺装置サービス処理が独立して行なわれ、上
記シーケンス演算の結果、例えばＩ１０モニタ等のシー
ケンス演算の結果を周辺装置に表示する場合には、Ｎ０
２のＣＰｔ１２１から共通メモリ２０を通じて問合せを
行ない、シーケンス演算終了後にデータ授受を行なう必
要がある。つまり、シーケンス処理終了後にＮｏｔのＣ
ＰｕがＮｏ２のＣＰＵからの問合せを確認して、もし問
合せがあればデータ授受が行なわれ息、この場合のＣＰ
Ｕ１３への問い合せ、つまりデータ授受が一度アクセス
するメモリエリアは僅かであるので、シーケンス処理の
ｌサイクル時間は僅かしか増えず、ＣＰｔ１１３の負担
は余りない、即ち、シーケンス演算処理時間は殆ど周辺
サービス時間には無関係とすることにより、シーケンス
演算処理時間を少なくすることができるのである。
なお、シーケンス処理サイクルについそは。
固定サイクル方式（固定スキャニング方式）でも非固定
サイクル方式（フリースキャニング力式）でもどちらで
も可能である。さらに、ここテＪＱ１１したシーケンス
コントローラの実行時間で、従来例とこの発明の実施例
を適用した場合について比較すると、シーケンスプログ
ラムの実行時ｌ１１１が約２０ｍ５ｅｃで周辺サービス
実行時間が約３ｍ５ｅｃであったものが、この発明の実
施例の場合、Ｎｏ１ＧＰＵ２３とＮｏ２０ＰＩＪ２１と
のデータ授受に要する時１１１１が約０．５ｍ５ｅｃか
かるだけで１周辺サーヒス実行時１１１１が約０．５ｍ
５ｅｃ （！：なり、大幅に時間短縮かでさた。
サイクル方式（フリースキャニング力式）でもどちらで
も可能である。さらに、ここテＪＱ１１したシーケンス
コントローラの実行時間で、従来例とこの発明の実施例
を適用した場合について比較すると、シーケンスプログ
ラムの実行時ｌ１１１が約２０ｍ５ｅｃで周辺サービス
実行時間が約３ｍ５ｅｃであったものが、この発明の実
施例の場合、Ｎｏ１ＧＰＵ２３とＮｏ２０ＰＩＪ２１と
のデータ授受に要する時１１１１が約０．５ｍ５ｅｃか
かるだけで１周辺サーヒス実行時１１１１が約０．５ｍ
５ｅｃ （！：なり、大幅に時間短縮かでさた。
（発明の効果）
以上のようにこの発明によれば、シーケンス処理と周辺
装置サービス処理をそれぞれ独立して行なうことができ
るので、シーケンス処理のサイクル時間を短かく、更に
周辺装置に対する応答時間を速くすることかでさる。
装置サービス処理をそれぞれ独立して行なうことができ
るので、シーケンス処理のサイクル時間を短かく、更に
周辺装置に対する応答時間を速くすることかでさる。
第１図はこの発明の〜・実施例を示す構成図。
第一２図（Ａ）、（Ｂ）はこの発明の動作を示す処理サ
イクル図、第３図は従来の構成図、第４図は従来例の動
作を示す処理サイクル図である。 １．１１．１２・・・プログラマブルコントローラ、２
゜１３．２１・・・ＣＰＵ、 ３．１８・・・Ｉ１０イ
ンタフェース、４゜１７・・・Ｉ１０モジュール、５．
２３・・・周辺装置インタフェース、 ｆｉ、２４・・
・周辺装ａ、 ７．１４・・・シーケンス演算部、 ８
．１５．２２・・・シーケンスメモリ、 ９，１８．２
５・・・ＲＯＭ 、 ＋０．１９．２１１１・・・）Ｉ
ＡＮ 、 ２０・・・共通メモリ。
イクル図、第３図は従来の構成図、第４図は従来例の動
作を示す処理サイクル図である。 １．１１．１２・・・プログラマブルコントローラ、２
゜１３．２１・・・ＣＰＵ、 ３．１８・・・Ｉ１０イ
ンタフェース、４゜１７・・・Ｉ１０モジュール、５．
２３・・・周辺装置インタフェース、 ｆｉ、２４・・
・周辺装ａ、 ７．１４・・・シーケンス演算部、 ８
．１５．２２・・・シーケンスメモリ、 ９，１８．２
５・・・ＲＯＭ 、 ＋０．１９．２１１１・・・）Ｉ
ＡＮ 、 ２０・・・共通メモリ。
Claims (1)
- シーケンス処理及び周辺装置サービス処理をシーケンス
メモリにより命令実行するプログラマブルコントローラ
において、前記シーケンス処理及び前記周辺装置サービ
ス処理を行なうためのそれぞれ別個のＣＰＵと、シーケ
ンスプログラムを格納するシーケンスメモリをそれぞれ
のＣＰＵに対して持つと共に、これらＣＰＵを結合する
ための共通メモリを有することを特徴とするマルチＣＰ
Ｕ構成プログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25667785A JPS62117003A (ja) | 1985-11-18 | 1985-11-18 | マルチｃｐｕ構成プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25667785A JPS62117003A (ja) | 1985-11-18 | 1985-11-18 | マルチｃｐｕ構成プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117003A true JPS62117003A (ja) | 1987-05-28 |
Family
ID=17295931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25667785A Pending JPS62117003A (ja) | 1985-11-18 | 1985-11-18 | マルチｃｐｕ構成プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615104A (en) * | 1994-03-31 | 1997-03-25 | Mitsubishi Denki Kabushiki Kaisha | Monitoring method and apparatus using a programmable logic controller |
| JP2006039851A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | プログラマブルコントローラ |
| CN103317513A (zh) * | 2013-04-17 | 2013-09-25 | 杭州职业技术学院 | 一种基于多cpu的网络化机器人控制系统 |
-
1985
- 1985-11-18 JP JP25667785A patent/JPS62117003A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615104A (en) * | 1994-03-31 | 1997-03-25 | Mitsubishi Denki Kabushiki Kaisha | Monitoring method and apparatus using a programmable logic controller |
| JP2006039851A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | プログラマブルコントローラ |
| CN103317513A (zh) * | 2013-04-17 | 2013-09-25 | 杭州职业技术学院 | 一种基于多cpu的网络化机器人控制系统 |
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