JPS62114320A - デイジタル入力回路の雑音除去方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル入力回路における雑音除去方式に
関するものである。

〔従来技術〕

従来このような技術の分野としては、三菱半導体データ
ブック、マイクロコンピュータ関連ＬＳＩ編；第８−１
０３〜Ｂ−１０９（Ｍ５Ｌ８２７９Ｐ−５のキー入力回
路）に記載されたものがあった。

第２図は、従来のディジタル入力回路における雑音除去
方式の一構成例を示すブロック図である。同図において
、１はディジタル信号の入力端子、２はフィルタ、３は
ゲート回路、４はｎ段のエツジトリガフリップフロップ
で構成されるシフトレジスタ、５はアンド回路、６はク
ロック発振回路、７は分周回路、８は遅延回路、９はデ
ィジタル信号の出力端子である。

第３図は、第２図に示す回路の動作を説明するだの各部
の信号波形を示す図であり、ここでは説明をｆｆｌ１′
ｌ！にするためシフトレジスタ４の段数ｎをｎ＝３とし
である。同図において、ａはサンプルパルス信号、ｂは
前記シフトレジスタ４を駆動するシフトレジスタクロツ
タ信号、ｃ、ｄ、ｅはそれぞれ前記シフトレジスタ４を
構成するフリップフロップＦＦ１．ＦＦ２　、ＦＦ３の
各Ｑ端子の出力信号、■は前記入力端子１の入力信号、
０は前記出力端子９の出力信号の各波形を示す。

以下、第３図の波形図を参照しながら第２図に示す回路
の動作を説明する。

入力端子１に入力されるディジタル入力信号は、フィル
タ２で高周波雑音が除去されて、ゲート回路３の一方の
端子に印加される。また、クロック発振回路６が発した
クロック信号は分周回路７を通して分周され、周期Ｔの
サンプルパルス信号ａ（第３図のａ参照）となり、ゲー
ト回路３の他方の端子に印加されるから、該サンプルパ
ルス信号ａの印加期間中（第３図のａの高レベル期間中
）、フィルタ２で高周波雑音の除去されたディジタル入
力信号■は、該ゲート回路３を通過し出力されシフトレ
ジスタ４の初段のフリップフロップＦＦＩに印加上れる
。

一方、シフトレジスタ４のクロックは遅延回路８を通り
シフトレジスタクロック信号すとなる（第３図のｂ参照
）。該シフトレジスタクロック信号すは適当な時間遅延
されているので、ゲート回路３が開放されている期間の
データをエツジにより、シフトレジスタ４にロードする
ことができる。ジフトレジスタ４は、順次前段のデータ
をシフトレジスタクロツタ信号すの度毎に後段に伝える
ことができるので、第３図のｃ、ｄ、ｅに示す如く、デ
ィジタル入力信号が高レベルになったと　。

したら、順次シフトレジスタ４の各段のプリップフロッ
プの出力端子Ｑが高レベルとなる。そしてシフトレジス
タ４の各段のフリップフロップの出力はアンド回路５で
論理積がとられ出力されているので、その出力、つまり
ディジタル信号出力Ｏは連続して３回のサンプル値が高
レベルになって始めて、高レベルとなる。

上記のように従来は、サンプリングパルス信号ａでディ
ジタル入力信号Ｉをサンプリングし、アンド回路５で複
数回の論理積をとることにより、ディジタル入力信号■
の雑音を除去していた。

〔発明が解決しようとする問題点〕

上記構成の雑音除去方式において、ランダムな雑音が重
畳するようなディジタル入力信号の雑音除去に関しては
、複数回の論理積をとることは非常に雑音除去に有効に
作用するが、周期的に重畳きれている場合は、サンプリ
ング周期と、その雑音周期が一致することもあり、その
結果真の信号がないにもかかわらず高レベルを検出する
という欠点があった。

本発明は上述の点に鑑みてなされたもので、上記欠点を
除去し、サンプリング周期と雑音周期が一致してもその
雑音を除去し真のディジタル信号を出力する、ランダム
雑音及び周期的雑音にも有効に動作するディジタル入力
回路の雑音除去方式を提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するため本発明は、サンプリングパル
スでディジタル入力信号をサンプリングして複数回の論
理積をとることにより、ディジタル入力信号の雑音を除
去する雑音除去回路において、サンプリングパルスが到
来する毎に、そのサンプリングパルスの周期を最大値と
するランダム関数を発生するランダム関数発生器と、該
ランダム関数発生器による関数領分サンプリングパルス
を遅延させる遅延器を設け、該遅延器で遅延されたサン
プリングパルスでディジタル入力信号をサンプリングし
、複数回の論理積をとるように構成した。

〔作用〕

上記のように構成することにより、ランダム関数発生器
によるランダム関数値分遅延させる遅延器でサンプリン
グパルスを遅延させ、該サンプリングパルスでディジタ
ル入力信号をランダムにサンプリングし複数回の論理積
をとるから、従来のように周期的雑音が除去されないと
いう問題はなくなり、ランダム雑音及び周期的雑音にも
有効に除去されることになる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係るディジタル入力回路の雑音除去方
式の構成を示すブロック図である。同図において、第２
図と同一符号を付した部分は同一または相当部分を示す
。１０はランダム関数を発生するランダム関数発生器、
１１はサンプリングパルスを遅延させる遅延器である。

第４図は第１図の雑音除去回路の各部の信号の波形を示
す波形図である。同図において、ａは第２図に示す従来
回路と同じサンプルパルス信号、ａ′は前記遅延器１１
で遅延処理されたサンプルパルス信号、ｂ′はシフトレ
ジスタクロック信号、ｃ、ｄ、ｅはそれぞれ前記シフト
レジスタ４を構成するフリップフロップＦＦＩ　、ＦＦ
２　、ＦＦ３の各Ｑ端子の出力信号、■は前記入力端子
１の入力信号、０は前記出力端子９の出力信号の各波形
を示す。

以下、第１図に示す雑音除去回路の動作を第４図の波形
図を参照しながら説明する。

サンプルパルス信号ａは一定周期Ｔを持つ上記従来回路
と同じサンプルパルス信号で、従来回路と同様クロック
発振回路６及び分周回路７により生成される。該サンプ
ルパルス信号ａ′はランダム関数発生器１０及び遅延器
１１に印加きれる。

ランダム関数発生器１０は、サンプルパルス信号ａを受
信する度毎にランダム関数値を発生するもので、サンプ
ルパルス信号ａの周期Ｔを上まわらない値にノーマライ
ズして遅延器１１にその情報値（第４図ａ゛のＴ　ｒ　
１　、　Ｔ　ｒ　２１　Ｔ　ｒ　ｓ　＋　Ｔ　ｒ　４　
＋Ｔ　ｒ　８＋・・・・・・）を送出する。遅延器１１
は該情報値を受けて、受信したサンプルパルス信号ａか
ら　。

その領分だけ遅延させたサンプルパルス信号ａ′を出力
する（第４図のａ′参照）。該サンプルパルス信号ａ′
は、ゲート回路３にサンプルパルスとして印加きれると
共に、遅延回路８で適当に遅延させられ、シフトレジス
タ４にシフトレジスタクロツタ信号ｂ′として印加きれ
る。ディジタル入力信号Ｉ（第４図のＩ参照）はフィル
タ２で高周波雑音が除去され、ゲート回路３の一方の端
子に印加され、前記サンプルパルス信号ａ′によりゲー
ト回路３を通過し、シフトレジスタ４にローディングき
れる。シフトレジスタ４の各段のツリツブフロップＦＦ
Ｉ　、ＦＦ２　、ＦＦ３の各Ｑ端子の出力信号は、アン
ド回路５により論理積がとられ、結果として雑音が除去
された出力信号Ｏとして出力端子９から出力きれる。

第５図は第２図に示す雑音除去回路と第１図に示す雑音
除去回路との動作の比較を行なうための波形図であり、
同図（ａ）は第２図に示す雑音除去回路の各部の信号波
形を示す図、同図（ｂ）は第１図に示す雑音除去回路の
各部の信号波形を示す図である。第５図において、第３
図及び第４図と同じ符号を付した部分は同一信号波形を
示す。

第２図に示す従来の雑音除去装置では、周期的に雑音Ｎ
ｉが重畳するディジタル入力信号Ｉが入力された場合（
第５図（ａ）のＩ参照）、シフトレジスタ４の各段のフ
リップフロップＦＦＩ、ＦＦ２　、ＦＦ３が連続的に動
作しく第５図（ａ）のｃ、ｄ、ｅ参照）、結果としてデ
ィジタル入力信号■が低レベルであるにもかわらずアン
ド回路５の出力端に高レベル出力信号Ｏが現われて、雑
音Ｎｉによる誤検出が発生する（第５図（ａ）の０参照
）。しかしながら、第１図に示す本発明に係る雑音除去
回路においては、シフトレジスタクロック信号ｂ′がラ
ンダムに発生するため（第５図（ｂ）のｂ′参照）シフ
トレジスタ４の各段のフリップフロップＦＦＩ　、ＦＦ
２　、ＦＦ３が連続的に動作しない（第５図（ｂ）のｃ
、ｄ、ｅ参照）から、雑音による誤検出がない（第５図
（ｂ）のＯ参照）。

〔発明の効果〕

以上、説明したように本発明によれば、ランダム関数発
生器からのランダム関数値分遅延許せたサンプリングパ
ルスでディジタル入力信号をランダムにサンプリングし
複数回の論理積をとるから、従来のように周期的雑音が
除去きれない場合があるという問題はなくなり、ランダ
ム雑音及び周期的雑音にも有効に除去できるという優れ
た効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るディジタル入力回路の雑音除去方
式の構成を示すブロック図、第２図は従来のディジタル
入力回路における雑音除去方式の−構成例を示すブロッ
ク図、第３図は第２図に示す回路の各部の信号波形を示
す図、第４図は第１図の雑音除去回路の各部の信号の波
形を示す波形図、第５図は第２図に示す雑音除去回路と
第１図に示す雑音除去回路との動作の比較を行なうため
の波形図で、同図（ａ）は第２図に示す雑音除去回路の
各部の信号波形を示す図、同図（ｂ）は第１図に示す雑
音除去回路の各部の信号波形を示す図である。 図中、１・・・・ディジタル信号の入力端子、２・・・
フィルタ、３・・・・ゲート回路、４・・・・シフトレ
ジスタ、５・・・・アンド回路、６・・・・クロック発
振回路、７・・・・分周回路、８・・・・遅延回路、９
・・・・出力端子、１０・・・・ランダム関数発生器、
１１・・・・遅延器。 第ｉ図

Claims (1)

【特許請求の範囲】
1. サンプリングパルス回路からのサンプリングパルスでデ
   ィジタル入力信号をサンプリングし、論理積回路で該サ
   ンプリング値の複数回の論理積をとることにより、前記
   ディジタル入力信号の雑音を除去する雑音除去方式にお
   いて、前記サンプリングパルスが到来する毎に、そのサ
   ンプリングパルスの周期を最大値とするランダム関数を
   発生するランダム関数発生器と、該ランダム関数発生器
   による関数値分前記サンプリングパルスを遅延させる遅
   延器を設け、該遅延器により遅延されたサンプリングパ
   ルスにより前記ディジタル入力信号をサンプリングし、
   複数回の論理積をとることにより雑音を除去することを
   特徴とするディジタル入力回路の雑音除去方式。