JPS62112347A - グリツトラインの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明ばＧａＡｓ基板における良好なグリットライン
の形成方法に関するものである。

（従来の技術） ウェハ上には複数のチｙｆがあり、チ、ｆには・ぐター
ンが形成されている。その１つ１つのチップがＩＣとな
るので、それぞれを分割１．なくてはならない、うその
ためグリットラインというチップを分割するだめのライ
ンを作りブレー　ドカッターにより幅７０μｍのグリッ
トライン」二をグイシングする。

従来技術を図面を参照して説明する。

従来のグリットラインは表面のＳ　１５　Ｎａ膜５を除
去し、グレードカッターとグリットラインとの摩擦をな
くしたものであったが、この方法ではチクぎングやクラ
ックが多発した。そのため第・１図。

第５図に示すように幅７０μｍのグＩＪ　ノ）う・イン
の両側に＠２０　ａｍの配線材料層４を形成しｉ　ｅ　
ｆ。

プ７の保護を行っていた。

（発明が解決しようとする問題点） しかしながら、上記方法では確かにデバイス・ぐターン
７へのクラックの侵入やチクピングはある程度防止でき
るが基板内部にクラ、りが侵入してしまうので実際には
グリットライン３幅を７０　ｌ１ｍ以上にしないと歩留
り向上には期待できなかった。

又、ダインング時間もＳｉに比べると約１／１０の速度
（２ｍｍ　／　ｓｅｃ　）でカットしなければならなか
ったＯ （問題点を解決するための手段） 上記の問題点を解決するため、グリットライン両側のＧ
ａＡｓ基板６内部に金属層８及び、配線材料層４を形成
する。

（作　用） 本発明のＫよれば、以上のように金属層８及び、配線材
料層４を形成したのでクラックやチッピングはＩＣチッ
プ７は勿論、基板６内部にも発生しない。したがって歩
留りも向上し前記問題を解決できるのである。

（実施例〕 本発明の実施例を図面を参照して説明する。第３図にお
ける１００面はＡターン形成面、０１２面はオリエンテ
ーションフラット面である。・ぐターン形成面に引かれ
た線はグリットライン３であり、オリエンテーションフ
ラットに垂直方向と水平方向とに形成される。

本発明のグリットライン３の形成方法を第１図（Ａ）〜
■）を用いて以下にのべる。

第１図（４）に於て、ＧａＡｓ基板６上にトンテ／クタ
ー１（）ぐターン形成時のマーク〕を形成すると同時に
、反応性イオンエッヂングによりグリットライン部、？
に深さ約２５０００久、幅約２０μの溝２を形成する。

第１図（Ｂ）に於て、ＩＣチップ７を形成するためにＧ
ａＡｓ基板６表面に厚さ６０００　ＸのＴｉ、　Ｐｔ、
　Ａｕ層からなるケ０−ト電極を形成し、同時に前記溝
内２にも形成する。次にＧａＡｓ基板６表面に厚さ４０
００　ＸのＡｕＧｅ合金、Ｎｉ、Ａ、１層からなるソー
ス、ドレイン電極を形成し、同時に前記溝内２にも形成
する。その後、ソース、ドレイン、テート電極上に４０
００Ｘの第１絶縁膜Ｓ　ｉ　Ｏ２を形成し、同時に前記
溝内２にも形成する。次に前記第１絶縁膜上に厚さ８０
００Ｘの’Ｉ”ｉ、　Ｐｔ、　Ａｕ層からなる第１配線
層を形成し、同時に前記溝内２にも形成する。その後前
記第１配線層上に４０００Ｘの第２絶縁膜５ｉＯ７を形
成し、同時に前記溝内２にも形成する。次に、前記第２
絶縁膜上に厚さ８０００　ＸのＴ’、Ｐｊｅ　Ａｕ層か
らなる第２配線層を形成し、同時に前記溝上２にも形成
する。以上の工程による配線材料層４の合計厚さは３４
０００Ｘである。

その後とのＧａＡｓ基板６に形成した配線材料層４（Ａ
ｕＧｅ　、　Ａｕ等）が７ンター（約４００℃までウェ
ハを加熱する）することによって、　ＧａＡｓの基板内
に拡散してゆきＧａＡｓとの合金層８を形成する。

第１図（Ｃ）に於て、ウエノ・全面にＳｉ３Ｎ４膜５を
形成させ、 第１図（Ｄ）に於て、グリットライン３上のＳ　ｉ　３
Ｎ４膜５を除去しデバイスの完成となる。

このＧａＡｓ基板との合金層８及び、配線材料層４によ
ってＩＣチップの周囲はグリットライン３に比べて非常
に硬度の高いものになり、ダイシングを行う際いブレー
ド（ダイヤモンド粉塵を付着しであるもの）によってカ
ットしたとしてもグリ。

トラインのみ円滑にカットできメタルライン以外のＩＣ
チップエリアへの影響はまったくない。

又、第２図をみればわかるようにグリットラインは３０
μｍと大幅に縮小できた。

（発明の効果） 以上のように本発明によればＧａＡｓ基板６内にメタル
ラインを設けることによりＧａＡｓ特有のチッピング、
カケ、クラックなどの多発を防ぐことができ、グリット
ラインの縮小（ウエノ・あたりのチ。

デ個数の増加）、ウェハ歩留りの向上、安定したダイシ
ング、作業時間の短縮などが期待できる。

更に本発明ばＧａＡｓデバイス全体に適用できる。

【図面の簡単な説明】 第１図（Ａ）〜υ）は本発明の一実施例を示す工程の断
面図。 第２図は本発明の一実施例を示すウエノ・平面の部分拡
大図。 第３図はウェハの平面図。 第４図は従来のグリットラインの断面図。 第５図は従来のウエノ・平面の部分拡大図。 １・・・トンデノぐターン、２・・・溝、３・・・グリ
ットライン、４・・・配線材料層、５・・・Ｓ　１３Ｎ
　ａ膜、６・・・ＧａＡｓ基板、７・・・ＩＣチップ、
８・・・合金層、１００・・・、？ターン形成面、０１
ノ・・・オリエンテーションフラス　　ト　。 本発明。二■、析面図 第１図 本発明、つ、へ手面９部分に入国 第２図 ウニ八５手ｉｍ 第３図

Claims (1)

【特許請求の範囲】
1. 半導体基板表面のＩＣチップ領域の周囲にグリットライ
   ンの一部である溝を形成する工程と、前記ＩＣチップ領
   域表面に配線材料層を形成すると同時に前記溝内に前記
   配線材料層を形成する工程と、前記溝内の前記配線層を
   シンターし合金層を形成する工程からなるグリットライ
   ンの形成方法。