JPS62111460A - Ｍｏｓトランジスタの入力保護回路 - Google Patents
Ｍｏｓトランジスタの入力保護回路Info
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- JPS62111460A JPS62111460A JP25105385A JP25105385A JPS62111460A JP S62111460 A JPS62111460 A JP S62111460A JP 25105385 A JP25105385 A JP 25105385A JP 25105385 A JP25105385 A JP 25105385A JP S62111460 A JPS62111460 A JP S62111460A
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- JP
- Japan
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- mos transistor
- resistor
- input
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- gate
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力サージ電圧から内部回路を保１穫する
ＭＯＳトランジスタの入力保護回路に関するものである
。
ＭＯＳトランジスタの入力保護回路に関するものである
。
第３図は従来の、ＭＯＳトランジスタの入力保護回路の
一例を示す回路図である。この図において１はＭＯＳト
ランジスタで、高いしきい値電圧でＯＮ状態となる。２
は入力端子、ＲＩ、Ｒ２は抵抗器である。
一例を示す回路図である。この図において１はＭＯＳト
ランジスタで、高いしきい値電圧でＯＮ状態となる。２
は入力端子、ＲＩ、Ｒ２は抵抗器である。
次に動作（てつ（・て１況明する。
入力端子２洸入カサージ電圧が印加された場合には、Ｍ
ＯＳトランジスタ１がＯＮ状、聾となり、抵抗器Ｒ８で
制限した電流をＶｓＢラインに流子ことによって、内部
回路の’ｉ−トにかかる過大電圧を制限してゲートの絶
縁膜破壊を防いでいた。
ＯＳトランジスタ１がＯＮ状、聾となり、抵抗器Ｒ８で
制限した電流をＶｓＢラインに流子ことによって、内部
回路の’ｉ−トにかかる過大電圧を制限してゲートの絶
縁膜破壊を防いでいた。
また通常の入力信号の場合には、ＭＯＳ）ランジスタ１
はＯＦＦの状態で、入力日帰は抵抗器Ｒ０゜Ｒ７を通っ
て内部回路のゲートに伝達する。
はＯＦＦの状態で、入力日帰は抵抗器Ｒ０゜Ｒ７を通っ
て内部回路のゲートに伝達する。
上記のような従来のＭＯＳトランジスタの入力保護回路
では、電流をｊｉ＋ｌＩ限するだめの抵抗器Ｒ０がＭＯ
Ｓトランジスタ１のゲートとドレイ／の間に挿入されて
いるため、Ｍ ＯＳ ）ランジスタ１がＯＦＦ状態、す
なわち通常動作時に入力信号は抵抗器Ｒ１の影響を受け
ることになるうえ、入力保護回路は、一般に、チップの
最外部に位置させるので、ＭＯＳ）ランジスタ１のソー
スをＶ Ｓ Ｓラインに接続する場合、パターンレイア
ウトが複雑になると℃・５問題点があった。
では、電流をｊｉ＋ｌＩ限するだめの抵抗器Ｒ０がＭＯ
Ｓトランジスタ１のゲートとドレイ／の間に挿入されて
いるため、Ｍ ＯＳ ）ランジスタ１がＯＦＦ状態、す
なわち通常動作時に入力信号は抵抗器Ｒ１の影響を受け
ることになるうえ、入力保護回路は、一般に、チップの
最外部に位置させるので、ＭＯＳ）ランジスタ１のソー
スをＶ Ｓ Ｓラインに接続する場合、パターンレイア
ウトが複雑になると℃・５問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、通常動作時に入力信号が入力保護回路内の抵抗器
によって影響を受けることなく、かつパターンレイアウ
トの容易なＭＯＳトランジスタの入力保護回路を得るこ
とを目的とする。
ので、通常動作時に入力信号が入力保護回路内の抵抗器
によって影響を受けることなく、かつパターンレイアウ
トの容易なＭＯＳトランジスタの入力保護回路を得るこ
とを目的とする。
この発明に係るＭＯＳ）ランジスタの入力保護回路は、
入力端子にゲート電極およびトンイン部が接続され、ソ
ース部が基板に接地されたＭＯＳトランジスタと、この
ＭＯＳトランジスタのソース部と基板間に設けられた抵
抗器とを有するものである。
入力端子にゲート電極およびトンイン部が接続され、ソ
ース部が基板に接地されたＭＯＳトランジスタと、この
ＭＯＳトランジスタのソース部と基板間に設けられた抵
抗器とを有するものである。
この発明においては、入力端子にサージ電圧が加わると
ＭＯＳトランジスタおよび抵抗器を介して基板に流れる
。
ＭＯＳトランジスタおよび抵抗器を介して基板に流れる
。
第１図はこの発明のＭＯＳトランジスタの入力保護回路
の一実適例を示す回路図である。
の一実適例を示す回路図である。
図において、第３図と同一符号は同一部分を示すが、こ
の実施例では、抵抗器Ｒ３をソース部と基叙間に設けた
ものである。
の実施例では、抵抗器Ｒ３をソース部と基叙間に設けた
ものである。
まず、通常動作時には、入力信号は抵抗器Ｒ２のみ通っ
て内部回路のゲートに伝わる。次に、入力サージ電圧が
印加された場合、ＭＯＳトランジスタ１がＯＮ状西とな
り、入力信号が抵抗器Ｒ１を通って基板ＶＩＩＵ、に流
され、内部回路のゲート絶縁膜破壊を防ぐことができる
。
て内部回路のゲートに伝わる。次に、入力サージ電圧が
印加された場合、ＭＯＳトランジスタ１がＯＮ状西とな
り、入力信号が抵抗器Ｒ１を通って基板ＶＩＩＵ、に流
され、内部回路のゲート絶縁膜破壊を防ぐことができる
。
第２図は第１図に示したこの発明のＭＯＳトランジスタ
の入力保護回路の構成断面図で、第１図と同一符号は同
一部分を示し、３はＡＩアゲート４はドレインとなるＮ
拡散層、５はソースおよび抵抗器Ｒ１に相当するＮ拡
散層、６は、〜ｔｏｓトランジスタ１のスレッショルド
電圧ＶＢを高くするために形成した厚さ７０００〜８０
００Ａのフィールド酸化膜である。
の入力保護回路の構成断面図で、第１図と同一符号は同
一部分を示し、３はＡＩアゲート４はドレインとなるＮ
拡散層、５はソースおよび抵抗器Ｒ１に相当するＮ拡
散層、６は、〜ｔｏｓトランジスタ１のスレッショルド
電圧ＶＢを高くするために形成した厚さ７０００〜８０
００Ａのフィールド酸化膜である。
〔発明の効果］
この発明は以上説明したとおり、入力端子にゲート電極
およびドレイン部が接続されソース部が基板に接地され
たＭＯＳ）ランンスタと、このＭＯＳトランジスタのソ
ース部と基板間に設けられた抵抗器とを有するので、入
力端子にサージ電圧が加わるとＭＯＳ）ランジスタおよ
び抵抗器を介して基板に流れ、入力信号が入力保護回路
内の抵抗器によって影響を受けることなく内部回路の絶
ＨＪ膜を保護でき、かつパターンレイアウトも容易：て
なるという効果がある。
およびドレイン部が接続されソース部が基板に接地され
たＭＯＳ）ランンスタと、このＭＯＳトランジスタのソ
ース部と基板間に設けられた抵抗器とを有するので、入
力端子にサージ電圧が加わるとＭＯＳ）ランジスタおよ
び抵抗器を介して基板に流れ、入力信号が入力保護回路
内の抵抗器によって影響を受けることなく内部回路の絶
ＨＪ膜を保護でき、かつパターンレイアウトも容易：て
なるという効果がある。
第１図はこの発明のＭ’Ｏ８）ランジスタの入力保護回
路の一実施例を示す回路図、第２図は第１図に示したこ
の発明のＡｌ０８）ランジスタの入力保護回路の構成断
面図、第３図は従来のＭＯＳトランジスタの入力保護回
路の一例を示す回路図である。 図において、１はＭＯＳトランジスタ、２は入力端子、
Ｒ３は抵抗器である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 第３図
路の一実施例を示す回路図、第２図は第１図に示したこ
の発明のＡｌ０８）ランジスタの入力保護回路の構成断
面図、第３図は従来のＭＯＳトランジスタの入力保護回
路の一例を示す回路図である。 図において、１はＭＯＳトランジスタ、２は入力端子、
Ｒ３は抵抗器である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 第３図
Claims (1)
- 入力端子にゲート電極およびドレイン部が接続され、ソ
ース部が基板に接地されたＭＯＳトランジスタと、この
ＭＯＳトランジスタのソース部と基板間に設けられた抵
抗器とを有することを特徴とするＭＯＳトランジスタの
入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105385A JPS62111460A (ja) | 1985-11-09 | 1985-11-09 | Ｍｏｓトランジスタの入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25105385A JPS62111460A (ja) | 1985-11-09 | 1985-11-09 | Ｍｏｓトランジスタの入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111460A true JPS62111460A (ja) | 1987-05-22 |
Family
ID=17216916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25105385A Pending JPS62111460A (ja) | 1985-11-09 | 1985-11-09 | Ｍｏｓトランジスタの入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590859A2 (en) * | 1992-09-28 | 1994-04-06 | Xerox Corporation | Office environment level electrostatic discharge protection |
-
1985
- 1985-11-09 JP JP25105385A patent/JPS62111460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590859A2 (en) * | 1992-09-28 | 1994-04-06 | Xerox Corporation | Office environment level electrostatic discharge protection |
| EP0590859A3 (en) * | 1992-09-28 | 1995-11-22 | Xerox Corp | Office environment level electrostatic discharge protection |
| US5532901A (en) * | 1992-09-28 | 1996-07-02 | Xerox Corporation | Office environment level electrostatic discharge protection |
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