JPS6210436B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプラズマ表示装置（PDP）のような書
込み速度の遅い低速度表示装置において情報処理
装置（CPU）との間の情報転送速度を全体とし
て低下させないようにした表示方法に関するもの
である。

従来、AC形プラズマ表示装置（PDP）は、複
数線状電極板を２枚マトリツクス状に対向させ中
間にガスを密封し、情報により選択された位置に
ガス放電により所要の表示を行なうものであり、
薄い大形表示パネルが比較的簡単に得られるこか
ら最近多用されている。このAC形PDPは表示パ
ネル自体がメモリ機能を有しており、一種の低速
の書込み専用メモリと考えられる。すなわち、こ
の種の表示パネルの放電の前後には所定プロセス
を必要とするためその表示の書き込み速度を遅く
している。従つてPDPの低速メモリにCPUとの
情報転送中に書き込んだ場合、CPUとの転送速
度を低下させるという欠点を有している。

本発明の目的はPDPのような書き込み速度の遅
い低速度表示装置を用いてしかもCPUとの間の
情報転送速度を全体として低下させないようにし
た表示方法を提供することである。

前記目的を達成するため、本発明の低速度表示
装置の表示方法は表示のため転送された文字デー
タを記憶する記憶部と、該記憶部に記憶された文
字データを書き込みプラズマ表示するとともに表
示内容を記憶する機能を有するプラズマ表示装置
を具え、該表示装置の書き込み速度が前記記憶部
への文字データの転送速度より遅い低速度表示装
置の表示方法において、前記記憶部へ転送された
文字データのうち書き替えが必要な文字データに
対しては該文字データと対応する書き替えビツト
にフラグを立て、該書き替えビツトの内容に応じ
て前記プラズマ表示装置の書き替えを制御するこ
とを特徴とするものである。

以下本発明を実施例につき詳述する。

第１図は本発明の原理説明図である。

同図において、１は前述により低速メモリと考
えられるPDPとする。そしてCPUからの情報転
送の前段に高速メモリ（MOS RAM）２を用意
し、CPUからの情報転送によるデータを一時的
にこのMOS RAM２に記憶させることにより、
ここまでの転送速度を速くすることができる。こ
のメモリ内容をPDP（低速メモリ）１に表示内容
全部を書き込んでいたのでは転送速度を低下させ
ることになるから、書き込むデータ量を減少させ
て同一の表示効果を得ることを考えたものであ
る。

そのためMOS RAM２には本来の転送された
データの外に各アドレス毎に書き替えビツト３を
付加し、CPUから書き替えられたことを判別で
きるようになつている。このため、高速メモリ
MOS RAM２から低速メモリ１への転送の際に
この書き替えビツト３をみることによつて書き替
えられていないアドレスについては転送しないこ
ととする。これにより書き込むデータ量を減少す
ることができ、従つて全体としての書き込み速度
の向上が図れる。

第２図は上述の原理に基く本発明の実施例の構
成を示す説明図である。

同図において、CPUからの情報転送による８
ビツト単位のデータがインタフエイス１０を通し
てレジスタ１１に一時記憶され、インタフエイス
制御回路１６により後述するアドレスカウンタ１
２、RAMの制御回路１７、PDPの書き込み制御
回路１８に対し所定条件のセツトが行なわれた
後、レジスタ１１の内容がアドレスカウンタ１２
のアドレスに従つて８ビツト×2Kの高速メモリ
RAM１３に送出される。そして比較回路１５に
より当該アドレスの内容と比較され、一致すれば
高速メモリRAM１３の内容を書替える必要はな
いので書き替えビツトメモリ１４の対応するビツ
トを“０”とし、また比較回路１５の出力が不一
致であるならばこの不一致信号により書き替えビ
ツトメモリ１４の対応するビツトに対しフラグ
“１”を立てるとともに、アドレスカウンタ１２
およびRAM制御回路１７を制御し、高速メモリ
RAM１３の当該アドレスの内容のデータが書き
替えられる。このようにして書き替えビツトメモ
リ１４の書き替えの必要のあるアドレスに対応し
フラグが立てられる。

アドレスカウンタ１２の次の段階でフラグの立
つているアドレスの内容のデータをPDPの書き込
み制御回路１８に送り、書き替えビツトメモリ１
４のフラグ信号によりPDPへの低速書き込みが行
なわれる。

このように、比較回路１５の出力が不一致とな
る書き替えを必要とするアドレスに対してのみ
PDP低速度の書き込み動作を行えばよいから全体
としては書き込み速度の向上が図れる。

以上説明したように、本発明によれば、高速メ
モリへの転送された文字データのうち書き替えの
必要な文字データに対しては、そのアドレスに対
応する書き替えビツトにフラグを立て、この書き
替えビツトの内容に応じて表示装置の書き替えを
制御することにより、この低速度の書き込みデー
タ量を減少することができるから、表示装置全体
の書き込み速度の向上を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明
の実施例の構成を示す説明図であり、図中、１０
はインタフエイス、１１はレジスタ、１３は高速
メモリ（RAM）、１２はアドレスカウンタ、１４
は書き替えビツトメモリ、１５は比較回路、１６
はインタフエイス制御回路、１７はRAMの制御
回路、１８はPDPの書き込み制御回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 表示のため転送された文字データを記憶する
   記憶部と、該記憶部に記憶された文字データを書
   き込みプラズマ表示するとともに表示内容を記憶
   する機能を有するプラズマ表示装置を具え、該表
   示装置の書き込み速度が前記記憶部への文字デー
   タの転送速度より遅い低速度表示装置の表示方法
   において、前記記憶部へ転送された文字データの
   うち書き替えが必要な文字データに対しては該文
   字データと対応する書き替えビツトにフラグを立
   て、該書き替えビツトの内容に応じて前記プラズ
   マ表示装置の書き替えを制御することを特徴とす
   る低速度表示装置の表示方法。 ２ 表示のため転送された文字データと現在表示
   されている文字データとを比較し、両文字データ
   が一致しない時書き替えビツトにフラグを立てる
   ことを特徴とする特許請求の範囲第１項記載の低
   速度表示装置の表示方法。