JPS6199367A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
半導体記憶装置および半導体記憶装置の製造方法Info
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- JPS6199367A JPS6199367A JP59220901A JP22090184A JPS6199367A JP S6199367 A JPS6199367 A JP S6199367A JP 59220901 A JP59220901 A JP 59220901A JP 22090184 A JP22090184 A JP 22090184A JP S6199367 A JPS6199367 A JP S6199367A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８型ダイナミックＲＡＭ等のようなＭ
ＯＳキャパシタを含む半導体記憶装置に関するものであ
る。
ＯＳキャパシタを含む半導体記憶装置に関するものであ
る。
従来のＭＯ８型ダイナミックＲＡＭにおけるＭＯＳキャ
パシタとしては第２図に示したものかある。第２図（＆
）〜（ｇ）は従来の半導体記憶装置の製造工程タ示す断
面図である。
パシタとしては第２図に示したものかある。第２図（＆
）〜（ｇ）は従来の半導体記憶装置の製造工程タ示す断
面図である。
第２図（ａ）〜（ｇ）において、１は半導体基板。
２は各素子間分離のための厚い酸化膜、３はゲート誘電
体、４はポリシリコン等からなるゲート電極、９は同じ
くポリシリコン等からなるゲート電極、１０は前記半導
体基板１とは反対の導を製を有する不純物をもつ拡散領
域、１１は上層の電極材との絶縁分離を行う誘電体層、
１２はＡ１などからなる電極配線である。
体、４はポリシリコン等からなるゲート電極、９は同じ
くポリシリコン等からなるゲート電極、１０は前記半導
体基板１とは反対の導を製を有する不純物をもつ拡散領
域、１１は上層の電極材との絶縁分離を行う誘電体層、
１２はＡ１などからなる電極配線である。
次に、従来の半導体記憶装置の製造方法ケ第２図に従っ
て説明する。
て説明する。
第２図（ａ）のようなシリコン等からなる半導体基板１
に通常の素子間分離酸化膜形成法によって。
に通常の素子間分離酸化膜形成法によって。
第２図（ｂ）のように選択的に厚い酸化膜２を形成する
。しかる後、酸化されていない半導体基板１０表面にゲ
ート誘電体３を形成し、そのゲート誘電体３の上に第２
図（ｃ）に示すようにゲート電極４として、たとえはリ
ン等を含むＣＶＤポリシリコンを形成する。次に、第２
図（ｄ）のようにゲー上電極４と同じゲート電極９を形
成する。その後、たとえば第２図（ｅ）のようにイオン
注入のような方法で、ポリシリコンによって覆われてい
ない半導体基板１の表面から不純物な導入して、拡散領
域１０を形成する。次に、第２図（ｆ）に示すように、
拡散領域１０にコンタクト大を残して、絶縁分離の誘電
体層１１を形成した後、Ａ１等の金属からなる電極配ａ
１２によって配線を形成して第２図（ｇ）に示すような
ＭＯＳ型ダイナミックＲＡＭの半導体記憶装置か完成す
る。
。しかる後、酸化されていない半導体基板１０表面にゲ
ート誘電体３を形成し、そのゲート誘電体３の上に第２
図（ｃ）に示すようにゲート電極４として、たとえはリ
ン等を含むＣＶＤポリシリコンを形成する。次に、第２
図（ｄ）のようにゲー上電極４と同じゲート電極９を形
成する。その後、たとえば第２図（ｅ）のようにイオン
注入のような方法で、ポリシリコンによって覆われてい
ない半導体基板１の表面から不純物な導入して、拡散領
域１０を形成する。次に、第２図（ｆ）に示すように、
拡散領域１０にコンタクト大を残して、絶縁分離の誘電
体層１１を形成した後、Ａ１等の金属からなる電極配ａ
１２によって配線を形成して第２図（ｇ）に示すような
ＭＯＳ型ダイナミックＲＡＭの半導体記憶装置か完成す
る。
その動作は、拡散領域１０がンースになり１図示されて
いない配線によって接続されているゲート電極９に電圧
を与えるか否かでＭＯＳトランジスタがオン、オフし、
ゲート電極４およびゲート誘電体３の下に帯電している
電荷による電位を読み書きする。
いない配線によって接続されているゲート電極９に電圧
を与えるか否かでＭＯＳトランジスタがオン、オフし、
ゲート電極４およびゲート誘電体３の下に帯電している
電荷による電位を読み書きする。
〔分明か解決しようとする問題点〕
仮米のＭＯＳ型ダイナミックＲＡＭは前記のような構成
を有するので、記憶容量素子としてのキャパシタ容量を
大きくするためＫは面積を広くするか、誘電体膜厚を薄
くすることが必要であり、前者は高密度化をする上で限
界があり、後者は信頼性の観点から、１００Ｘ以下には
できないという問題点がある＠ この発明は、かかる問題点を解決するためになされたも
ので、同じメモリセル面積であれば容量の大きな、また
逆に、同じ容量であればメモリセル面積の小さな半導体
記憶装＠、ｌ得ることを目的とするものである。
を有するので、記憶容量素子としてのキャパシタ容量を
大きくするためＫは面積を広くするか、誘電体膜厚を薄
くすることが必要であり、前者は高密度化をする上で限
界があり、後者は信頼性の観点から、１００Ｘ以下には
できないという問題点がある＠ この発明は、かかる問題点を解決するためになされたも
ので、同じメモリセル面積であれば容量の大きな、また
逆に、同じ容量であればメモリセル面積の小さな半導体
記憶装＠、ｌ得ることを目的とするものである。
この発明の半導体記憶装置はＭＯＳキャパシタの上にＭ
ＯＳトランジスタを形成することＫよって、キャパシタ
とトランジスタの少なくとも一部分（全部でもよい）が
互に重なった構造を有するものである。
ＯＳトランジスタを形成することＫよって、キャパシタ
とトランジスタの少なくとも一部分（全部でもよい）が
互に重なった構造を有するものである。
この発明においては、半導体基板上に形成された情報ま
たは信号砥荷を蓄積するＭＯＳ−？ヤパシタの情報ある
いは信号’＆、ＭＯＳトランジスタを制御することによ
って読み出し、または沓き込みする。
たは信号砥荷を蓄積するＭＯＳ−？ヤパシタの情報ある
いは信号’＆、ＭＯＳトランジスタを制御することによ
って読み出し、または沓き込みする。
第１図（ａ）〜（ｇ）はこの発明の一実施例による半導
体記憶装置の製造工程を示す側断面図である。
体記憶装置の製造工程を示す側断面図である。
この発明の装置においては、第１図（ａ）から第１ｆｉ
＆（ｅ）までは従来の方法と全（同じ方法によって素子
間分離の厚い酸化膜２１’形成し、酸化されていない半
導体基板１０表面にゲート誘電体３゜さらに、その上に
ゲート電極４を形成する。次に、第１図（ｄ）に示すよ
うに、誘電体膜５として、熱酸化シリコン膜、熱窒化シ
リコン膜あるいは減圧ＣＶＤ法による窒化シリコン膜や
それらの複合体を用いて形成し、さらに、第１図（ｅ）
に示すよ５に、ｉＩｔ体膜５の上に、例えはポリシリコ
ンのような半導体膜質とな９うるものな形成し、短時間
７二−ルやに一ザ７二−ルなどの再結晶化の技術を応用
して半導体膜６とする。その後、通常のＭＯＳトランジ
スタを従来と同じ方法で形成する。
＆（ｅ）までは従来の方法と全（同じ方法によって素子
間分離の厚い酸化膜２１’形成し、酸化されていない半
導体基板１０表面にゲート誘電体３゜さらに、その上に
ゲート電極４を形成する。次に、第１図（ｄ）に示すよ
うに、誘電体膜５として、熱酸化シリコン膜、熱窒化シ
リコン膜あるいは減圧ＣＶＤ法による窒化シリコン膜や
それらの複合体を用いて形成し、さらに、第１図（ｅ）
に示すよ５に、ｉＩｔ体膜５の上に、例えはポリシリコ
ンのような半導体膜質とな９うるものな形成し、短時間
７二−ルやに一ザ７二−ルなどの再結晶化の技術を応用
して半導体膜６とする。その後、通常のＭＯＳトランジ
スタを従来と同じ方法で形成する。
すなわち、第１図（ｆ）のように半導体膜６の上にゲー
ト誘電体７Ｙ形成したのち、第１図（ｇ）のよ５にポリ
シリコンからなるゲート電極８を介して、ＰＪＬばイオ
ン注入やデポジションによって、ゲート誘電体３０厘上
にＭＯＳトランジスタを形成する。このことは、同時に
ＭＯＳキャパシタのゲート電極４とのコンタクトも可能
にしている。
ト誘電体７Ｙ形成したのち、第１図（ｇ）のよ５にポリ
シリコンからなるゲート電極８を介して、ＰＪＬばイオ
ン注入やデポジションによって、ゲート誘電体３０厘上
にＭＯＳトランジスタを形成する。このことは、同時に
ＭＯＳキャパシタのゲート電極４とのコンタクトも可能
にしている。
この新しい記憶容量素子としてのＭＯＳキャパシタの構
造では、ゲート電極８と半導体基板１上に形成されるＭ
ＯＳキャパシタか同一ノベルになく、素子の縦方向に重
畳して作られているために、１トランジスタ、１キヤパ
シタで構成さハるメモリセルの占有面積を小さくするこ
とかできる。
造では、ゲート電極８と半導体基板１上に形成されるＭ
ＯＳキャパシタか同一ノベルになく、素子の縦方向に重
畳して作られているために、１トランジスタ、１キヤパ
シタで構成さハるメモリセルの占有面積を小さくするこ
とかできる。
通常のメモリセルにおいては、トランジスタの占める面
積が１７３程度あるが、この発明においては、このトラ
ンジスタｖＭＯｓキャパシタ上に形成することができる
”ので１面積を縮小するか、面積はそのままにしてキャ
パシタの容量を大きくするかのいずれかを適用すること
かできる。
積が１７３程度あるが、この発明においては、このトラ
ンジスタｖＭＯｓキャパシタ上に形成することができる
”ので１面積を縮小するか、面積はそのままにしてキャ
パシタの容量を大きくするかのいずれかを適用すること
かできる。
なお、上記実施例では、１トランジスタ、１キヤパシタ
のダイナミックＲＡＭとして立体構成したものを示した
か、他の多くのデバイスにおいて。
のダイナミックＲＡＭとして立体構成したものを示した
か、他の多くのデバイスにおいて。
この２層構造を適用することかできることは言うまでも
ないことである。
ないことである。
以上説明したように、この発明は、半導体基板上に各素
子を分離する酸化膜を形成し、この酸化膜間に情報また
は信号電荷を蓄積するＭＯＳキャパシタと、前記情報ま
たは信号を読出しまたは薔込むためのＭＯＳトランジス
タを設けた半導体記憶装置において、＊記ＭＯＳキャパ
シタと前記ＭＯＳトランジスタとの少なくとも一部分が
互に重なった構造を有するように構成したので、メモリ
セル面、ｇｌＶ従来の２／３に減少させることかできる
。また逆に従来と同じメモリセル面積の場合は、従来の
１．５倍以上の容量を得ることができる等、大容量の半
導体記憶装置が容易に実現できる利点かある。
子を分離する酸化膜を形成し、この酸化膜間に情報また
は信号電荷を蓄積するＭＯＳキャパシタと、前記情報ま
たは信号を読出しまたは薔込むためのＭＯＳトランジス
タを設けた半導体記憶装置において、＊記ＭＯＳキャパ
シタと前記ＭＯＳトランジスタとの少なくとも一部分が
互に重なった構造を有するように構成したので、メモリ
セル面、ｇｌＶ従来の２／３に減少させることかできる
。また逆に従来と同じメモリセル面積の場合は、従来の
１．５倍以上の容量を得ることができる等、大容量の半
導体記憶装置が容易に実現できる利点かある。
第１図（ａ）〜（ｇ）はこの発明の一実施例による半導
体記憶装置の製造工程を示す側断面図、第２図（ａ）〜
（ｇ）は従来の半導体記憶装置の製造工程を示す側断面
図である。 図中、１は半導体基板、２は酸化膜、３はゲート誘電体
、４はゲート電極、５は誘電体膜、６は半導体膜、７は
ゲート誘電体、８はゲート電極である。 なお１図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ２二酸化脛 第１図 ５・誘電体膜 ６半導体膜 ７、ゲー ト努電体 第２図 第２図 り 手続補正書（自発） 昭和 年 月 日 １、事件の表示 特願昭５９−２２０９０１号２、
発明の名称 半導体記憶装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、？１１１正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１頁２０行の「示したものか」を、
「示したものが」と補正する。 （２）同じく第３頁１０行の「半導体記憶装置か」を、
「半導体記憶装置が」と補正する。 （３）同じく第３頁１１行の「拡散領域１０か」を、「
拡散領域１０が」と補正する。 （４）同じ（第３頁１７行の「発明か」を、「発明が」
と補正する。 （５）同じく）４頁２行の「限界か」を、「限界が」と
補正する。 （６）同じく第４頁４行の「問題点か」を、「問題点が
」と補正する。 （７）同じく第４頁１４行の［（全部でもよい）か」を
、「（全部でもよい）が」と補正する。 （８） 同じく第６頁８行の「キャパシタか」を、「
キャパシタが」と補正する。 （９）同じ（第６頁１１行、１７行、第７頁１行の「す
ることかできる。」を、いずれも「することができる。 」と補正する。 （１０）同じく第６頁１３行の「程度あるか」を、「程
度あるが」と補正する。 （１１）同じく第６頁２０行の「示したか」を、「示し
たが」と補正する。 （１２）同じく第７頁１２行の「させることか」を、「
させることが」と補正する。 （１３）同じく第７頁１４行の［ＩＩ４ることかｊを、
「得ろことが」と補正する。 （１４）同じく第７頁１５〜１６行の「利点かある。 」を、「利点がある。」と補正する。 以 上
体記憶装置の製造工程を示す側断面図、第２図（ａ）〜
（ｇ）は従来の半導体記憶装置の製造工程を示す側断面
図である。 図中、１は半導体基板、２は酸化膜、３はゲート誘電体
、４はゲート電極、５は誘電体膜、６は半導体膜、７は
ゲート誘電体、８はゲート電極である。 なお１図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ２二酸化脛 第１図 ５・誘電体膜 ６半導体膜 ７、ゲー ト努電体 第２図 第２図 り 手続補正書（自発） 昭和 年 月 日 １、事件の表示 特願昭５９−２２０９０１号２、
発明の名称 半導体記憶装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、？１１１正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１頁２０行の「示したものか」を、
「示したものが」と補正する。 （２）同じく第３頁１０行の「半導体記憶装置か」を、
「半導体記憶装置が」と補正する。 （３）同じく第３頁１１行の「拡散領域１０か」を、「
拡散領域１０が」と補正する。 （４）同じ（第３頁１７行の「発明か」を、「発明が」
と補正する。 （５）同じく）４頁２行の「限界か」を、「限界が」と
補正する。 （６）同じく第４頁４行の「問題点か」を、「問題点が
」と補正する。 （７）同じく第４頁１４行の［（全部でもよい）か」を
、「（全部でもよい）が」と補正する。 （８） 同じく第６頁８行の「キャパシタか」を、「
キャパシタが」と補正する。 （９）同じ（第６頁１１行、１７行、第７頁１行の「す
ることかできる。」を、いずれも「することができる。 」と補正する。 （１０）同じく第６頁１３行の「程度あるか」を、「程
度あるが」と補正する。 （１１）同じく第６頁２０行の「示したか」を、「示し
たが」と補正する。 （１２）同じく第７頁１２行の「させることか」を、「
させることが」と補正する。 （１３）同じく第７頁１４行の［ＩＩ４ることかｊを、
「得ろことが」と補正する。 （１４）同じく第７頁１５〜１６行の「利点かある。 」を、「利点がある。」と補正する。 以 上
Claims (1)
- 半導体基板上に各素子を分離する酸化膜を形成し、こ
の酸化膜間に情報または信号電荷を蓄積するＭＯＳキャ
パシタと、前記情報または信号を読出しまたは書込むた
めのＭＯＳトランジスタを設けた半導体記憶装置におい
て、前記ＭＯＳキャパシタと前記ＭＯＳトランジスタと
の少なくとも一部分が互に重なつた構造を有することを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220901A JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220901A JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199367A true JPS6199367A (ja) | 1986-05-17 |
| JPH0358545B2 JPH0358545B2 (ja) | 1991-09-05 |
Family
ID=16758305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220901A Granted JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199367A (ja) |
-
1984
- 1984-10-19 JP JP59220901A patent/JPS6199367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358545B2 (ja) | 1991-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |