JPS619773A - 二次元視覚認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、静止若しくは移動中の被認識物体を画像化し
て入力パターンを求め、この人力／−，６ターンを標準
パターンと照合して、被認識物体を認識する二次元視覚
認識装置に関連し、殊に本発明は、パターン照合に際し
、標準７Ｎ１１ターンに対する入力パターンの位置ずれ
を修正しつつパターン間の照合を実行する新規装置を提
供する。

〈発明の背景〉 一般に二次元視覚認識装置は、入力パターンと標準パタ
ーンとを画像上で重ね合わせ、両ノ々ターンの重合一致
度合を検出して、被認識物体を認識するものである。従
ってパターン照合に際しては、両パターンを正確に位置
合わせする必要があり、従来はＸＹステージ等を用いて
被認識物体を所定停止位置に位置決めした後、これをテ
レビカメラで撮像して入力パターンを求め、この入力パ
ターンにつき標準／ＮＯターンと照合処理を行なってい
る。ところがこの種方式の場合、被認識物体の位置決め
機構が必要であるから、装置全体の構造が複雑化すると
共に、位置決め操作の時間分だけパターン照合に時間が
かかる等、多くの不利があった。

〈発明の目的〉 本発明は、標準パターンに対する入力パターンの位置ず
れ量を高速検知して、パターン間の位置修正をデータ上
で実施することによって、入力パターンが位置ずれして
も、迅速且つ容易に物体認識を行ない得る二次元視覚認
識装置を提供することを目的とする。

〈発明の構成および効果〉 上記目的を達成するため、本発明では、標準パターンや
入力パターンをメモリに取り込む際、これらパターンの
取込みと同時に夫々パターンにおける先頭のパターン構
成画素（所謂「黒画素」）までの距離（、画素数）をカ
ウンタにて計数すると共に、各カウンタ出力に基づき演
算処理装置により人カバターンに対する標準パターンの
位置ずれ量を算出し、この位置ずれ量を標準パターンを
格納するメモリのアドレスカウンタにプリセットした後
、両メモリより各パターンの構成データを一斉に読み出
して、データの一致度合を計測するよう構成した。

本発明によれば、データ上でパターン相互間の位置ずれ
が修正されるから、被認識物体を所定停止位置に位置決
めする等の必要がなく、特別な位置決め機構が不要とな
り、装置全体を簡易化できると共に、位置決め操作に要
する時間を節約し得、物体認識処理の効率を向上できる
。

また各パターン位置を、画像解析等の複雑なソフト処理
によらず、カウンタ等の簡易なノ１−ド構成にて求め、
加えてパターンの取込みと同時にパターンの位置ずれ検
出、更には位置ずれ修正を実施するから、処理効率の向
上に一層貢献する。

また本発明では、入力パターンは１水平走査行単位でメ
モリへ取り込む方式を採用しており、従ってこのメモリ
には大容量の画像メモリを用いる必要がなく、シフトレ
ジスタ等を適用でき、装置コストの低減に貢献する等、
幾多の顕著な効果を奏する。

〈実施例の説明〉 第１図は本発明にかかる二次元視覚認識装置の回路構成
例を示す。図中テレビカメラ１は、静止または移動中の
物体２を例えば上方より撮像し、飛越走査にかかる画像
出力（第３図（１）に示す）を同期分離回路３へ送出す
る。同期分離回路３は、前記画像出力より水平同期信号
ＨＤ、垂直同期信号ＶＤ、奇数フィールド信号ＯＤ（第
３図（２）に示す）、クロック信号ＧＫ　（第３図（４
）に示す）等を分離し、ビデオ信号ＶＤｉ　を２値化回
路４へ出力する。２値化回路４は、第３図（３）に示す
如（、ビデオ信号ＶＤｉ　に対し一定のスレ、シュホー
ルドレベルＴＨを設定し、ビデオ信号ＶＤｉ　　の奇数
フィールドにつき白黒２値化して２値パターンを形成出
力する。２値化回路４には、モード切換スイッチＳＷ１
　を介して基準メモリ５および、シフトレジスタよす成
るバッファメモリ６が接続されており、モード切換スイ
ッチＳＷ１　を学習モード側ａにセットして標準モデル
を撮像するとき、基準メモリ５に標準パターンが取り込
まれ、またモード切換スイッチＳＷＩ　　を認識モード
側すにセットして被認識物体を撮像するとき、バッファ
メモリ６に入力パターンが取り込まれる。本実施例の場
合、各パターンは縦横２５６　ピットの画素をもって構
成され、基準メモリ５には標準パターンの全体が格納さ
れ、バッファメモリ６には入力パターンが１水平走査行
単位で格納される。第２図ｉｌ＋　＋２１は標準パター
ンＰおよび入力パターンＰ１の例を示し、図示例の場合
、入力パターンＰｉは標準パターンＰに対し右上方向へ
位置ずれしている。

尚第１図中、水平カウンタ７および垂直カウンタ８は、
標準パターンＰの読み書きに際し、夫々メモリ内の画素
位置をアドレス指定する。

またゲート回路９．１０は、奇数フィールド信号ＯＤや
クロック信号ＣＫで開閉制御され、書込み制御信号Ｗや
読出し制御信号ｋを基準メモリ５へ供給する。更にゲー
ト回路１１は奇数フィールド信号ＯＤで開閉制御され、
クロック信号ＣＫを水平カウンタ７および垂直カウンタ
８へ夫々供給する。

前記２値化回路４には、連動するモード切換スイッチＳ
ＷＩ　、ＳＷ２を介して白画素検知回路１２および黒画
素検知回路１３が接続され、更にこれら回路にはオア回
路１４を介して画素カウンタ１５が接続されている。黒
画素検知回路１３は各パターンを構成する黒画素（第２
図中、斜線部分）を検知し、また白画素検知回路１２は
背景部分に相当する白画素（第２図中、斜線以外の部分
）を検知する。更に前記画素カウンタ１５は、各メモリ
５．６へのパターンの取込みに際し、これと同じ時間タ
イミングで白画素検知回路１２の出力（白画素数）を計
数し、黒画素検知回路１３が先頭の黒画素Ａ、、Ａ２　
（第４図＋１）　＋２）参照）を検知したとき、画素数
計数・動作を停止する。尚前記スイッチｓｗ１　、ｓｗ
２間に設けたゲート回路１６は、書込み制御信号Ｗによ
って、２値化回路４から白画素検知回路１２へのパター
ンデータ出力を制御するためのものである。画素カウン
タ１５の計数データは水平ブランキング期間毎にＩ　１
０　（Ｉｎｐｕｔｌｏｕｔｐｕｔ）ポート１６を介しテ
ＣＰＵ　（Ｃｅｎｔｒａｌ　　ＰｒｏｃｅｓｓｉｎｇＵ
ｎｉｔ　）　１７　ニ取り込まれ、更＋ｊＣＰＵ１７　
　は画素カウンタ１５の計数結果から入力パターンＰｉ
に対する標準パターンＰの位置ずれ量・ΔＸ、ΔＹを算
出すると共に、これら位置ずれ量ノＸ、ΔＹを前記水平
カウンタ７および垂直カウンタ８にプリセットして、パ
ターン間の位置ずれを修正する。

また前記基準メモリ５およびバッファメモリ６の読出し
出力側には、エクスクル−シブ・オア回路１８　（以下
、ＥＸ、オア回路１８という）が接続され、更にＥＸ、
　　オア回路１８の出力側は前記オア回路１４を介して
画素カウンタ１５に接続されている。前記ＥＸ、オア回
路１８は、パターン照合に際し、両メモリ５，６から読
み出した画素データが不一致のとき、論理「１」の出力
を出すもので、従ってこの場合、画素カウンタ１５は両
パターンにおける不一致画素数を計数することになる。

この計数データは１１０ボート１６を経てｃｐｕ１７に
取り込まれ、Ｃｐｕ１７はこのデータ内容を表示部１９
に表示すると共に、設定スイッチ２０で設定されたしき
い値ＴＨ，と大小比較して、パターンの一致、不一致を
判定する。尚図中、ＰＲＯＭ　（ｐｒｏｇｒａｒｒｙｎ
ａｂｌ　ｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）　　
２１は位置ずれ修正等の一連のプログラムを格納し、ま
たＲＡＭ　（Ｒａ　ｎ　ｄ　ａｍＡｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ　）　２２ｊま各種データノ格納する他、処理実
行のためのワークエリアを有する。

またゲート回路２３はｃｐｕ　１７に対し割込み信号Ｉ
ＮＴを発生させる回路であり、オア回路２４は画素カウ
ンタ１５をリセットする回路である。

第４図（１）は標準パターンＰを、また第４図（２）は
入力パターンＰｉを夫々示す。図中、Ａ、、Ａ２は標準
パターンＰおよび入力パターンＰｉ　における先頭黒画
素、Ｘ、　、　Ｙ、　、Ｘ２．　Ｙ２は黒画素ＡＩ、Ａ
２の位置データを夫々示し、一方の黒画素Ａ１　　は他
方の黒画素Ａ２　に対し水平方向ΔＸ、垂直方向にΔＹ
だけ位置ずれしている。

然してモード切換スイッチｓｗ１　、ｓｗ２を学習モー
ド側ａに設定した後、テレビカメラ１により標準モデル
を撮像すると、ビデオ信号ＶＤｉの最初の奇数フィール
ドにっき２値化処理が実行され、標準パターンＰが基準
メモリ５に書込み形成される。そしてこれと同じ時間タ
イミングで２値化回路４の出方が白画素検出回路１２を
経て画素カウンタ１５へ送られ、画素カウンタ１５は白
画素数を計数してゆくと共に、各水平ブランキング期間
毎にＣＰＵ１６に対し割込み信号ＩＮＴが発生し、画素
カウンタの計数内容がその都度読み込まれる。

第５図はかかる割込み制御動作を示すもので、同図中、
Ｘｌ　　は画素カウンタ１５の計数内容を、またＹｌ　
およびＦｌはＲＡＭ２２に設定された行カウンタおよび
検出フラグエリアの各内容を夫々示す。

令弟Ｙ１　番目（但しＹ、（２５６）の走査ラインにつ
き白画素計数動作を完了した時点を想定すると、まずｃ
ｐｕ１７　　はステップ３１で行カウンタの内容Ｙ１　
　に１加算しておき、つぎにステップ３２で検出フラグ
Ｆ１　が設定済か否かをチェックする。この検出フラグ
Ｆ、は黒画素検知回路１３が先頭の黒画素Ａ１を検出・
したときにセットされるものであり、この場合、その判
定は１ＮＯ″となり、つぎのステップ３３において、画
素カウンタ１５の内容Ｘ１が各走査行の画素データ数（
本実施例では２５６個）に達したか否か、すなわちその
行の走査で先頭の黒画数Ａ１を検出したか否かがチェッ
クされる。今画素カウンタ１５が黒画素検知回路１３に
よる計数停止制御を受けずに、１行分の画素データ数（
２５６個）を計数した場合、ステップ３３がＹＥＳ″と
なり、つぎにステップ３４において、行カウンタの内容
Ｙ１が最終走査行（本実施例では２５６行）に達したか
否かがチェックされる。この場合、ステップ３４の判定
はＮ、Ｏ”であるから、スタート時点の割込み時の状態
に戻り、っぎの行につき同様の白画素計数動作が実行さ
れる。

かくてこの計数過程において、黒画素検知回路１３が先
頭の黒画素Ａ１　を検知すると、画素カウンタ１５はそ
の゛時点で計数動作を停止するため、画素カウンタ１５
の内容Ｘ、はｒ２５６ｊに達しない。従ってつぎの水平
ブランキング期間の割込み処理において、ステップ３３
の判定がＮＯ”となり、ｃｐｕ、１７　　はステップ３
５で行カウンタの内容Ｙ１　を１減算した後、画素カウ
ンタ１５の内容Ｘ１を読み出し、両カウンタの内容Ｘ１
．ＹｌをＲＡＭ２２のデータ設定エリアへ格納する（ス
テップ３６　、．３７　＞。そして続くステップ３８で
検出フラグＦ１　がセットされ、更に行カウンタの内容
Ｙ１　　に１加算してステップ３１の状態に戻される。

以下各行の割込み処理においては、ステップ３２のｒＦ
＝ＩＪの判定が“ＹＥＳ”となるから、ステップ３４で
行カウンタの内容Ｙ１かｒ　２５６Ｊであると判定され
るまでステップ３１の加算処理が繰返し実施される。そ
してステップ３４の判定が”ＹＥＳ”となったとき、ス
テップ４０で行カウンタの内容Ｙ１かクリアされ、ステ
ップ４１で検出フラグＦ１もリセットされる。

つきに被認識物体の認識処理を実行する場合、モード切
換スイッチＳＷＩ　、ＳＷ２を認識モード側すに設定し
た後、同様の撮像操作を実行する。

この場合入力パターンＰ１は］水平定食単位でバッファ
メモリ６に格納されることになり、前記同様に奇数フィ
ールドの時間タイミングで入力パターンＰｉの書込みが
実行される。またこれと同じ時間タイミングで白画素の
計数動作が実行されると共に、各水平ブランキング期間
毎にＣＰＵ１７　　に対し割込み信号ＩＮＴが発生せら
れる。

第６図はかかる割込み制御動作を示すもので、同図中、
Ｘ２　は画素カウンタ１５の白画素計数内容を、Ｆ２　
はＲＡＭ２２に設定された行カウンタの計数内容を、Ｆ
２は同じＲＡＭ２２　　に設定された認識フラグの内容
を、Ｘ３は画素カウンタ１５の不一致画素計数内容を、
夫々示している。

令弟Ｙ１番目（但しＹｌ（２５６）の走査ラインにつき
白画素計数動作を完了した時点を想定すると、まずＣＰ
Ｌ１１７　　はステップ５１で行カウンタの内容Ｙ２　
に１加算しておき、つきにステップ５２で認識フラグＦ
２が設定済か否かをチェックする。この認識フラグはパ
ターン照合処理へ移行するときにセットされるものであ
り、この場合、その判定は”ＮＯ”　となって、つぎに
ステップ５３て画素カウンタ１５の内容Ｘ２が各走査行
の最大画素データ数（２５６個）であるか否か（この場
合、“ＹＥＳ”となる）、更にステップ５４て行カウン
タの内容Ｙ２が最終走査行（２５６行）に達したか否か
（この場合、ＮＯ″　となる）が順次チェックされ、然
る後スタート時点の割込み待の状態に戻って、つぎの行
につき同様の白画素数動作が実行される。

かくて黒画素検知回路１３が入力パターンＰｉにおける
先頭の黒画素Ａ２を検知１．た場合には、その時点で画
素カウンタ１５が計数動作を停止するから、ステップ５
３の「Ｘ２−２５６」の判定がＮｏ″　となり、つぎの
ステップ５５で行カウンタの内容Ｙ２が１減算され、ス
テップ５６で画素カウンタ１５の内容Ｘ２が読み出され
る。

そしてつぎのステップ５７において、ＣＰＵ１７は入力
パターンＰｉに対する標準パターンＰのＸ方向の位置ず
れ量ΔＸを計数値の差（Ｘｌ−Ｘ２）から算出し、更に
ステップ５８においてＹ方向の位置ずれ量ΔＹを同様に
計数値の差（Ｙ、−Ｙ２）から算出する。そしてステッ
プ５９で行カウンタの内容Ｙ２に１加算してステップ５
１の状態に戻した後、ステップ６０で前記位置ずれ量Δ
Ｘを基準メモリ５の水平カウンタ７に、位置ずれ量ΔＹ
を垂直カウンタ８に夫々プリセットした後、ステップ６
１で基準メモリ５を読出しモードに指定し、更に認識フ
ラグＦ２を「１」　　にセットする。この段階では、前
記バッフアメそり６には、先頭黒画素Ａを含む水平走査
行の画素データ１行分が格納されており、この行の画素
データはつぎの水平走査行の画素データの取込みと同時
に読み出される。

かくてバッファメモリ６の内容を読み出すと同時に、プ
リセット済の水平および垂直カウンタ７．８にて基準メ
モリ５をアドレス指定して、標檗パターンＰの構成画素
データを順次読み出すとき、両パターンＰ、Ｐｉ　　は
位置ずれが修正された重なり状態でデータ比較されるこ
とになる。その結果、両画素データが不一致のとき、Ｅ
Ｘ、　　オア回路１８が論理「１」の信号を出力し、画
素カウンタ１５によってこの不一致画素数が計数される
。そして以下の各水平ブランキング期間において、ｃｐ
ｕ１７はステップ６３で画素カウンタ１５の内容Ｘ３を
読み出し、つぎのステップ６４で累積加算値Ｔを計算す
る。

以下同様の処理が最終行に至るまで実行され、ステップ
５４の「Ｙ２−２５６」が”ＹＥＳ”となったとき、つ
ぎのステップ６５においてＣＰＵ１７は累積加算値Ｔと
しきい値ＴＨ，との大小を比較する。もしステップ６５
の「Ｔ（ＴＨ，Ｊの判定が”　ＹＥＳ”のとき、両パタ
ーンは一致するとの判断により一致出力が出され、一方
ステップ６５の判定が“ＮＯ”のとき、両パターンは不
一致であるとの判断により不一致出力が出される（ステ
ップ６６．６７）。そして最後に行カウンタの内容Ｙ２
、累積加算値Ｔおよび、認識クラブ）２をクリアして、
一連の処理を完了する（ステップ６８，６９．７０）。

【図面の簡単な説明】

第１図は本発明にかかる二次元視覚認識装置の回路ブロ
ック図、第２図１１）　＋２）は基準メモリ中の標準パ
ターンおよびバッファメモリ中の入力パターンを示す説
明図、第３図は第１図に示す回路構成例の信号波形を示
すタイミングチャー十、第４図ｔｌ）　＋２）は標準パ
ターンに対する入力パターンの位置ずれ検出処理を示す
説明図、第５図は学習モードにおける割込み処理動作を
示すフローチャート、第６図は認識モードにおける割込
み処理動作を示すフローチャートである。

Claims (1)

【特許請求の範囲】
1. 被認識物体を画像化して入力パターンを求めた後、入力
   パターンを標準パターンと照合して被認識物体を認識す
   る装置において、前記標準パターンを取り込むための第
   １のメモリと、入力パターンを１水平走査行毎に取り込
   むための第２のメモリと、各メモリへのパターン取込み
   時に夫々パターンにおける先頭の黒画素までの距離を計
   測するカウンタと、入力パターンの取込み時にカウンタ
   の各計数値に基づき入力パターンに対する標準パターン
   の位置ずれ量を算出すると共に位置ずれ量を第１のメモ
   リのアドレスカウンタにプリセットする演算処理手段と
   、プリセットされた第１のメモリおよび前記第２のメモ
   リより各パターンの画素データを同時に順次読み出して
   一致度合を計測する計測手段とを具備して成る二次元視
   覚認識装置。