JPS60262287A - 二次元視覚認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、静止若しくは移動中の被認識物体を画像化し
て入カバターンをめ、この入カバターンを標準パターン
と照合して、被認識物体を認識ず６二次元視覚認識装置
に関連し、殊に本発明は、パターン照合に際し、標準パ
ターンに対する入カバターンの位置ずれ量およびその方
向を高速検知する新規位置ずれ検出方式を提供する。

〈発明の背景〉 一般に二次元視覚認識装置は、入カバターンと標準パタ
ーンとを画像上で重ね合わせ、両パターンの重合一致度
合を検出して、被認識物体を認識するものである。従っ
てパターン照合に際しては、両パターンを正確に位置合
わせする必要があり、従来はＸＹステージ等を用いて被
認識物体を所定停止位置に位置決めした後、これをテレ
ビカメラで撮像して入カバターンをめ、この入カバター
ンにつき標準パターンと照合処理を行なっている。とこ
ろがこの種方式の場合、被認識物体の位置決め機構が必
要であるから、装置全体の構造が複雑化すると共に、位
置決め操作の時間分だけパターン照合に時間がかかる等
、多くの不利があった。

〈発明の目的〉 本発明は、標準パターンに対する入カバターンの位置ず
れ量およびその方向を高速検知可能に構成することによ
って、入カバターンが位置ずれしても、迅速且つ容易に
物体認識を行ない得る二次元視覚認識装装置を提供する
ことを目的とする。

〈発明の構成および効果〉 上記目的を達成するため、本発明では、標準パターンや
入カバターンを取り込む際、夫々パターンにおける先頭
のパターン構成画素（所謂「黒画素」）までの距離（画
素数）をカウンタにて計数すると共に、各カウンタ出力
に基づき、演算処理装置によって標準パターンに対する
入′：１□　カバターンの位置ずれ量を算出し、更にこ
の位置ずれ量の正負から入カバターンの位置ずれ方向を
検出するようにした。

本発明によれば、データ上でパターン相互間の位置すれ
修正が可能となるから、被認識物体を所定停止位置に位
置決めする等の必要かなく、特別な位°置決め機構が不
要となり、装置全体を簡易化できると共に、位置決め操
作に要する時間を節約し得、物体認識処理の効率を向上
できる。また各パターンのずれ位置を、画像解析等の複
雑なリフト処理によらず、カウンタ等の簡易なハード構
成にてめるから、処理効率の向上に一層貢献する。更に
標準パターンに対する入カバターンの位置ずれ方向も同
時に検出するから、被認識物体の位置をフィー゛ドパツ
ク制御でき、物体処理システムの性能向上に貢献するの
回路構成例を示す。図中テレビカメラ１は、静止または
移動中の物体２を例えば上方より撮像し、飛越走査にか
かる画像出力（第３図（１）に示す）を同期分離回路３
へ送出する。同期分離回路３は、前記画像出力より水平
同期信号ＨＤ、垂直同期信号ＶＤ、奇数フィールド信号
ＯＤ　（第３図（２）に示す）、クロック信号Ｃ１（（
第３図（４）に示す）等を分離し、ビデオ信号ＶＤｉを
２値化回路４へ出力する。２値化回路４は、第３図（３
）に示す如く、ビデオ信号ＶＤｉに対し一定のスレシュ
ホールドレベルＴＨを設定し、ビデオ信号ＶＤｉの奇数
フィールドにつき白黒２値化して２値パターンを形成出
力する。２値化回路４には、モード切換スイッチＳＷ１
を介して基準・メモリ５およびバッファメモリ６が接続
されており、モード切換スイッチＳＷ１を学習モード側
ａにセットして標準モデルを撮像するとき、基準メモリ
５に例えは第２図（１）に示す標準パターンＰが格納さ
れ、またモード切換スイッチＳＷ１を認識モト側すにセ
ットして被認識物体を撮像するとき、バッファメモリ６
に例えば第２図（２）に示す入カバターンＰｉが格納さ
れる。本実施例の場合、各パターンは縦横２５６ビツト
の画素範囲に格納され、第２図＋１）　（２ｊに示す例
では、入カバターンＰｉは標帖パターンＰに対し右上方
向へ位置ずれしている。

尚図中、水平カウンタ７．９および垂直カウンタ８，１
０は、標準パターンＰや入カバターンＰｉの読み書きに
際し、夫々メモリ内の画素位置をアドレス指定する。ま
たゲート回路１１゜１２および１３．１４は、奇数フィ
ールド信号ＯＤやクロック信号ＧＫで開閉制御され、有
効画素範囲を規定する信号Ｗやリセット信号ｋを各メモ
リ５，６へ供給する。更にゲート回路１５は奇数フィー
ルド信号ＯＤで開閉制御され、クロック信号ＣＫを水平
カウンタ７．９および垂直カウンタ８，１０へ夫々供給
する゛。

前記２値化回路４には、連動するモード切換スイッチｓ
ｗ１　、ｓｗ２を介して白画素検知回路１６および黒画
素検知回路１７が接続され、更にこれら回路にはオア回
路２５を介して画素カウンタ１８が接続されている。黒
画素検知回路１７は各パターンを構成する黒画素（第２
図中、斜線部分）を検知し、また白画素検知回路１６は
背景部分に相当する白画素（第２図中、斜線以外の部分
）を検知する。更に前記画素カウンタ１８は、各メモリ
５，６へのパターンの取込みに際し、これと同じ時間タ
イミングで白画素検知回路１６の出力（白画素数）を計
数し、黒画素検知回路１７が先頭の黒画素Ａ、Ｂ（第４
図ｉｌ＋　（２＋参照）を検知したとき、画素数計数動
作を停止する。画素カウンタ１８の計数データは水平ブ
ランキング期間毎にｉ　１０（Ｉｎｐｕｔｌｏｕｔｐｕ
ｔ　）ボート１９を介してＣＰＵ（Ｃｅｎｔｒａｌ　Ｐ
ｒｏｃｅｓｓｉｎｇＵｎｉｔ　）　２０に取り込まれ、
更にＣＰＵ２０は画素カウンタ１８の計数結果から標飴
パターンＰに対する入カバターンＰｉの位置ずれ量ΔＸ
、ΔＹおよび位置ずれ方向をめる。

また前記基準メモリ５およびバッファメモリ６の読出し
出力側には、エクスクル−シブ・オア回路２６（以下、
ＥＸ、オア回路２６．１！：いう）が接続され、更にＥ
Ｘ、オア回路２６の出力側はｉ　＠記オア回路２゛５を
介して画素カウンタ１８に接続されている。前記ＥＸ、
オア回路２６は、パターン照合に際し、両メモリ５，６
から読み出した画素データが不一致のとき、論理「１」
の出力を出すもので、従ってこの場合、画素カウンタ１
８は両パターンにおける不一致画素数を計数する°こと
になる。この計数データはｉ／。

ポート１９を経てＣＰＵ２０に取り込まれ、ＣＰＵ２０
はこのデータ内容を表示部２７に表示すると共に、設定
スイッチ２８で設定された基準値Ｎｏ　と大小比較して
、パターンの一致、不一致を判定する。尚図中、Ｐ　Ｒ
ＯＭ　（Ｐｒｏｇｒａｒｒｒｎａｂｌ　ｅＲｅａｄ　０
ｎｌｙ　Ｍｅｍｏｒｙ　）　２１は位置ずれ修正等の一
連のプログラムを格納し、またＲ　Ａ　Ｍ　（Ｒａｎｄ
ｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ　）　２２は各種デー
°夕の格納する他、処理実行のためのワークエリアを有
する。

またゲート回路２３はＣＰＵ２０に対し割込み信号ＩＮ
Ｔを発生させる回路であり、オア回路２４は画素カウン
タ１８４をリセットする回路である。

第４図（１）は基準メモリ５に格納された標準パターン
Ｐを、また第４図（２）はバッファメモリ６に格納され
た入カバターンＰｉを夫々示す。図中、Ａ、Ｂは標準パ
ターンＰおよび入カバターンＰｉにおける先頭黒画素を
示し、一方の黒画素Ｂは他方の黒画素Ａに対し水平右方
向にΔＸ。

垂直上方向にΔＹだけ位置ずれしている。

然してモード切換スイッチＳＷ１．．ｓｗ２を学習モー
預金設定した後、テレビカメラ１により標桑モデルを撮
像すると、ビデオ信号ＶＤｉの最初の奇数フィールドに
つき２値化処理が実行され、標準パターンＰが基準メモ
リ５に書込み形成される。そしてこれと同じ時間タイ・
ミングで２値化回路４の出力が白画素検出回路１６を経
て画素カウンタ１８へ送られ、画素カウンタ１８は白画
素数を計数してゆくと共に、各水平ブランキング期間毎
にＣＰＵ２０に対し割込み信号　ＩＮＴが発生し、画素
カウンタ１８の計数内容がその都度読み込まれる。

第５図はかかる割込み制御動作を示すもので、同図中、
Ｘｌは画素カウンタ１８の計数内容を、またＹｌおよび
ＦｌはＲＡＭ２２に設定された行カウンタおよび検出フ
ラグエリアの各内容を夫々示す。

今第Ｙ１番目（但しＹｔ＜２５６）の走査ラインにつき
白画素計数動作を完了した時点を想定すると、まずＣＰ
Ｕ２０はステップ３１て行カウンタの内容゛Ｙ１に１加
算しておき、つぎにステップ３２で検出フラグＦ１が設
定済か否かをチェックする。この検出フラグＦ１は黒画
素検知回路１７が先頭の黒画素人を検出したときにセッ
トされるものであり、この場合、その判定は”’ＮＯ”
となり、つぎのステップ３３において、画素カウンタ１
８の内容Ｘ１が各走査行の画素データ数（本実施例では
２５６個）に達したか否か、すなわちその行の走査で先
頭の黒画素Ａを検出したか否かがチェックされる。今画
素カウンタ１８が黒画素検知回路１７による計数停止制
御を受けずに、１行分の画素データ数（２５６個）を計
数した場合、ステップ３３が”ＹＥＳ”となり、つぎに
ステップ３４において、行カウンタＹ。

の内容が最終走査行（本実施例では２５６行）に達した
か否かがチェックされる。この場合、ステップ３４の判
定は”ＮＯ”であるから、スタ−ト時点の割込み待の状
態に戻り、っぎの行につき同様の白画素計数動作が実行
される。

かくてこの計数過程において、黒画素検知回路１７が先
頭の黒画素Ａを検知すると、画素カウンタ１８はその時
点で計数動作を停止するため、画素カウンタ１８の内容
Ｘ１はｒ２５６Ｊに達しない。従ってつぎの水平ブラン
キング期間の割込み処理において、ステップ３３の判定
が′“Ｎｏ”となり、ＣＰＵ２０はステップ３・５で行
カウンタの内容Ｙ１を１減算した後、画素カウンタ１８
の内容ｘｌを読み出し、両カウンタの内容Ｘ、　、　Ｙ
ｌをＲＡＭ２２のデータ設定エリアへ格納する（ステッ
プ３６．３７）。そして続くステップ３８で検出フラグ
Ｆｌがセットされ、更に行カウンタの内容Ｙ１に１加算
してステップ３１の状態に戻される。

以下各行の割込み処理においては、ステップ、、：　３
２０ｒＦ＝ＩＪｉ判定がＹＥＳ”となるから・ステップ
３４で行カウンタの内容Ｙｌがｒ２５６Ｊであると判定
されるまでステップ３１の処理が繰返し実施される。そ
してステップ３４の判定が”ＹＥＳ”となったとき、ス
テップ４０で行カウンタの内容Ｙ１がクリアされ、ステ
ップ４１で検出フラ゛グＦ１もリセットされる。

つぎに被認識物体の認識処理を実行する場合、モード切
換スイッチｓｗ１　、ｓｗ２を認識モード側すに設定し
た後、同様の撮像操作を実行する。

この場合入カバターンＰｉはバッファメモリ６に格納さ
れることになり、前記同様に奇数フィルドの時間タイミ
ングで入カバターンＰｉの書込みが実行される。またこ
れと同じ時間タイミングで白画素の計数動作が実行され
ると共に、各水平ブランキング期間毎にＣＰＵ２０に対
し割込み信号ＩＮＴが発生せられる。

第６図ｔｌｌ　ｔ２１はかかる割込み制御動作を示すも
ので、同図中、Ｘ２は画素カウンタ１８の白画素計数内
容を、ＹｌはＲＡＭ２２に設定された行カウンタの計数
内容を、Ｆ２．Ｆ３は同じＲＡＭ２２　に設定された検
出フラグおよび演算フラグの各内容を、ｘ３は画素カウ
ンタ１８の不一致画素計数内容を、夫々示している。

令弟Ｙ１番目（但しＹ、＜２５６）の走査ラインにつき
白画素計数動作を完了した時点を想定すると、まずＣＰ
Ｕ２０はステップ５１で行カウンタの内容Ｙｌに１加算
しておき、つぎにステップ５２で演算フラグＦ３が設定
済か否かをチェックする。この演算フラグＦ３はパター
ン間の位置ずれ修正処理を完了したときにセットされる
ものであり、この場合、その判定は’ＮＯ”、となって
、つぎにステップ５３で検出フラグＦ２がセット済か否
か（この場合、”Ｎｏ”となる）、更にステップ５４で
画素カウンタ１８の内容Ｘ２が各走査行の最大画素デー
タ数（２５６個）であるか否か（この場合、”ＹＥＳ”
となる）、更にステップ５５で行カウンタＹ２の内容が
最終走査行（２５６行）に達したか否かぐこの場合、”
Ｎｏ”となる）が順次チェックされ、然る後スタート時
点の割込み待の状態に′戻って、つぎの行につき同様の
白画素数計数動作が実行される。

かくて黒画素検知回路１７が入カバターンＰｉにおける
先頭の黒画素Ｂを検知した場合には、その時点で画素カ
ウンタ１８が計数動作を停止するから、ステップ５４の
「ｘ２＝２５６」の判定がＮＯ”となり、つぎのステッ
プ５６で行カウンタの内容Ｙ２が１減算され、ステップ
５７で画素カウンタ１８の内容Ｘ２が読み出される。そ
してつぎのステップ５８において、ＣＰＵ２０は標準パ
ターンＰに対する入カバターンＰｉのＸ方向の位置ずれ
量ΔＸを計数値の差（Ｘ２−ＸＩ）から算出し、更にス
テップ５９においてＹ方向の位置ずれ量ΔＹを同様に計
数値の差（Ｙ２−”Ｉ）から算出する。

更にまたＣＰＵ２０は、つぎのステップ６０゜６１にお
いて、位置ずれ量ΔＸの正負を、またステップ６５．６
６において、位置ずれ量Δｙの正負を夫々判定し、標準
パターンＰに対する入カバターンＰｉの位置ずれ方向を
検出する。

そしてもし位置ずれ量ΔＸが正の場合、入カバターンＰ
ｉは右方向へ位置ずれしていると判断され、Ｉ１０ポー
ト１９を介してその旨の信号Ｒが出力される（ステップ
６２）。同様に位置ずれ量ΔＸが負の場合は、入カバタ
ーンＰｉは左方向に位置ずれしていると判断され、また
同様に位置ずれ量ΔＹが正の場合は上方向に、負の場合
は下方向に、夫々入カバターンＰｉが位置ずれしている
と判断され、その旨の信号り、Ｕ。

Ｄが出力される（ステップ６３，６７．６８）。

尚位置ずれ量ΔＸ、ΔＹが正負いずれでもないときは、
位置ずれ無しと判断され、その・旨の信号が出力される
（ステップ６４．６９）。そしてこれら信号Ｒ，Ｌ、Ｕ
、Ｄは、図示していないが、位置若しくは姿勢制御機構
等へ送出され、これら機構の作動により被認識物体の位
置制御等が実施されるものである。そしてつぎのステッ
プ７０で検出フラグＦ２がセットされ、続くステップ７
１で行カウンタの内容Ｙ２に１加算してステ、　’７７
’　５”ｏａｓｉｖｉ＊ｉａ・かくして行カウンタの内
容Ｙ１がｒ２５６Ｊに達したとき、ステップ５５が“Ｙ
ＥＳ”となり、つぎのステップ７２で前記位置ずれ量Δ
Ｘを水平カウンタ９に、位置ずれ量ΔＹを垂直カウンタ
１０に夫々プリセットした後、ステップ７３〜７５て行
カウンタの内容Ｙｚをクリアし、検出フラグＦ２を゛リ
セットすると共に演算フラグＦ３をセットする。

そしてつぎの偶数フィールドにおいて、水平および垂直
カウンタ７．８にて基準メモリ５を、またプリセットし
た水平および垂直カウンタ９゜１０にてバッファメモリ
６を、夫々アドレス指定して、標準パターンＰおよび入
カバターンＰｉの構成画素データを順次読み出すとき、
両パターンＰ　、Ｐｉは位置すれが修正された重なり状
態でデータ比較されることになる。その結果、両画素デ
ータが不一致のとき、ＥＸ、オア回路２６が論理「１」
の信号を出力し、画素カウンタ１８によってこの不一致
画素数が計数される。

そして各水平ブランキング期間毎にＣＰＵ２０に対し割
込みがかかり、ステップ５１で行カウンタの内容Ｙ１に
１加算された後、ステップ５２の“’ＹＥＳ”の判定を
経て、ステップ７６で画素カウンタ１８の内容Ｘ３が読
み出される。そして同様の処理が全行に亘り実行された
とき、ステップ７７の「Ｙ２＝２５６」の判定が”ＹＥ
Ｓ”となり、つぎのステップ７８で表示部２７に画素カ
ウンタ１８の内容Ｘ３（不一致画素総数）が表示される
と共に、ステップ７９においてＣＰＵ２０は画素カウン
タ１８の内容ｘ３と基準値Ｎｏとの大小を比較する。そ
して計数内容Ｘ３が基準値Ｎ。

より小さいとき、入カバターンＰｉは魯準パターンＰに
一致すると判断し、一致出力を出し、最後に演算フラグ
Ｆ３をリセットとして、一連の認識処理を完了する（ス
テップ８０．８１）。

【図面の簡単な説明】

第１図は本発明にかかる二次元視覚認識装置の回路ブロ
ック図、第２図＋１１　＋２１は基準メモリ中の標準パ
ターンおよびバッファメモリ中の入カバターンを示す説
明図、第３図は第１図に示す回路構成例の信′号波形を
示すタイミングチャート、第４図＋１１　［２）は標準
パターンに対する入カバターンの位置ずれ検出処理を示
す説明図、第５図は学習モードにおける割込み処理動作
を示すフローチャート、第６図は認識モードにおける割
込み処理動作を示すフローチャートである。 １・・・・パ・テレビカメラ　５・・・・・・基準メモ
リ６・・・・・・バッファメモリ　９・・・・・・水平
カウンタ１０・・・・・・垂直カウンタ　１８・・・・
・・画素カウンタ２０・・・・・・ＣＩ）　Ｕ 特許出願人　立石電機株式会社

Claims (1)

1. 【特許請求の範囲】 ■　被認識物体を画像化して入カバターンをめた後、入
   カバターンを標準パターンと照合して被認識物体を認識
   する装置において、前記標準パターンおよび入カバター
   ンを個別に格納するメモリと、夫々パターンにおける先
   頭のパターン構成画素までの距離を計測するカウンタと
   、各カウンタ出力に基づき標準パターンに対する入カバ
   ターンの位置ずれ量を算出すると共に位置ずれ量の正負
   から入カバターンの位置ずれ方向を検出する演算処理装
   置とを具備して成る二次元視覚認識装置。 ■　前記カウンタは、メモリへのパターン取込みと同時
   に距離計測動作を実行する特許請求の範囲第１項記載の
   二次元視覚認識装置。