JPS618917A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS618917A JPS618917A JP12919684A JP12919684A JPS618917A JP S618917 A JPS618917 A JP S618917A JP 12919684 A JP12919684 A JP 12919684A JP 12919684 A JP12919684 A JP 12919684A JP S618917 A JPS618917 A JP S618917A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特ｌこＧ ａ
Ａ ｓ等化合物半導体装置の製造方法に関する。
Ａ ｓ等化合物半導体装置の製造方法に関する。
半導体基板上に多数のトランジスタを設ける集積化され
た半導体装置では、個々のトランジスタの動作が一様で
あることが前提条件である。例えばＭＥＳＦＥＴ（Ｍｅ
ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＰＥＴ）は、
第３図のようｌこ、半導体基板１の一部に、基数とは異
なった荷電子数をもった活性化元素を拡散又は゛イオン
注入して、活性層２を形成し、その上ｌこキャリアを注
入するためのソース３．ドレイン４を形成し、さらにキ
ャリアの流れを制御するためのゲー）［極５を形成する
ものである。この種のＦＩＴは、ソースからキャリアが
注入され、ドレインへ電界によって運ばれ動作する。そ
の間にゲート５が設けられ、ソース、ドレイン間に加え
られる電圧によってキャリアの数が制御されるようにな
っている。ＦＥＴの動作で変動しやすいのがキャリアが
流れ始めるゲート電圧（スレショールド！圧）である。
た半導体装置では、個々のトランジスタの動作が一様で
あることが前提条件である。例えばＭＥＳＦＥＴ（Ｍｅ
ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＰＥＴ）は、
第３図のようｌこ、半導体基板１の一部に、基数とは異
なった荷電子数をもった活性化元素を拡散又は゛イオン
注入して、活性層２を形成し、その上ｌこキャリアを注
入するためのソース３．ドレイン４を形成し、さらにキ
ャリアの流れを制御するためのゲー）［極５を形成する
ものである。この種のＦＩＴは、ソースからキャリアが
注入され、ドレインへ電界によって運ばれ動作する。そ
の間にゲート５が設けられ、ソース、ドレイン間に加え
られる電圧によってキャリアの数が制御されるようにな
っている。ＦＥＴの動作で変動しやすいのがキャリアが
流れ始めるゲート電圧（スレショールド！圧）である。
特に、該基板に例えばエッチピットで観察されるような
欠陥があるとＶｔｈは一大去く変化することが知られて
いる＠そ０ような欠陥近傍では活性元素や不活性元素が
不均一に分布するためである。このためＦＥＴの動作が
基板の欠陥によって場所的に変動することになる。特ζ
こ高速動作が注目されているＧ ａ Ａ ｓ等の化合物
半導体では欠陥の数が１平方センチメートル当り、１０
４〜１０’コ程度多く、−平方センチメートル当り、１
０４〜１０丁コ程度ＦＦＪＴが集積された半導体装置で
は、欠陥によって影響されたＦＥＴが生ずるため均一な
動作はしない事になる。この影響をなくすためには、欠
陥を一平方センチメートル当り１０１０〜１０１４程度
多数生じさせることである。
欠陥があるとＶｔｈは一大去く変化することが知られて
いる＠そ０ような欠陥近傍では活性元素や不活性元素が
不均一に分布するためである。このためＦＥＴの動作が
基板の欠陥によって場所的に変動することになる。特ζ
こ高速動作が注目されているＧ ａ Ａ ｓ等の化合物
半導体では欠陥の数が１平方センチメートル当り、１０
４〜１０’コ程度多く、−平方センチメートル当り、１
０４〜１０丁コ程度ＦＦＪＴが集積された半導体装置で
は、欠陥によって影響されたＦＥＴが生ずるため均一な
動作はしない事になる。この影響をなくすためには、欠
陥を一平方センチメートル当り１０１０〜１０１４程度
多数生じさせることである。
１０７倍位欠陥が多いと各トランジスタに均一に大量に
欠陥が入ることになるため活性比不純物は均−比する。
欠陥が入ることになるため活性比不純物は均−比する。
本発明は高集積化を可能とするための必要条件目的とす
る。
る。
初めに、半導体基板にその構成元素をイオン注入するこ
とによって、該イオン注入層では、該基板からの成長時
の欠陥の広がりが切断され、新たに多数のランダムなど
欠陥が生じる。
とによって、該イオン注入層では、該基板からの成長時
の欠陥の広がりが切断され、新たに多数のランダムなど
欠陥が生じる。
さらに電気的に活性化すべき不純物を該イオンｌ
注入層より浅くイオン注入することにより、構成元素
のイオン注入による欠陥が多いため基板からの成長時の
欠陥の影響を少な（、活性層をイオン注入することがで
きる。又、初めにイオン注入された構成元素は、アニー
ルによって該基板に組み込まれ、イオン注入によって生
じた新たな欠陥も消滅してしまうため電気的には基板面
にわたって特性の変動が少なく、活性ｒヒ不純物だけが
均一に活性「ヒされる。
注入層より浅くイオン注入することにより、構成元素
のイオン注入による欠陥が多いため基板からの成長時の
欠陥の影響を少な（、活性層をイオン注入することがで
きる。又、初めにイオン注入された構成元素は、アニー
ルによって該基板に組み込まれ、イオン注入によって生
じた新たな欠陥も消滅してしまうため電気的には基板面
にわたって特性の変動が少なく、活性ｒヒ不純物だけが
均一に活性「ヒされる。
本発明によれば、多数のトランジスタの動作が均一な半
導体装置が得られる。従って本発明を例えば高集積化さ
れたＧ ａ Ａ ｓ等の半導体装置に適用すれば均一に
動作し、高速動作が可能な半導体装置が高い歩留りで得
られる。
導体装置が得られる。従って本発明を例えば高集積化さ
れたＧ ａ Ａ ｓ等の半導体装置に適用すれば均一に
動作し、高速動作が可能な半導体装置が高い歩留りで得
られる。
以下、本発明を例えばＧａＡｓ基板を用いた半導体装置
の製造方法について説明する。第１図Ａ〜Ｇはその製造
方法を示すものである。Ｇ ａ Ａ ｓ基板６にＧ ａ
７とＡ ｓ ｇをそれぞれ別々に加速して深さ分布が
同一となるように５００ＫｅＶ、５２４ＫｅＶ
シ＋１ の加速電圧で濃度１０”ｃｍ−”の条件でイオン注入を
第１図Ａの如く行なう。次いで、ＣＶＤ５ｉＯ。
の製造方法について説明する。第１図Ａ〜Ｇはその製造
方法を示すものである。Ｇ ａ Ａ ｓ基板６にＧ ａ
７とＡ ｓ ｇをそれぞれ別々に加速して深さ分布が
同一となるように５００ＫｅＶ、５２４ＫｅＶ
シ＋１ の加速電圧で濃度１０”ｃｍ−”の条件でイオン注入を
第１図Ａの如く行なう。次いで、ＣＶＤ５ｉＯ。
膜１０を３００ＯＡ形成する（第１図Ｂ）８１０．をイ
オン注入の窓とし、活性化不純物であるＳｌを５０Ｋｅ
Ｖ ３ Ｘ １０ ”ｃｍ ”の条件でイオン注入する
（第１図Ｃ）。この後５ｉ０４膜１０をエツチング等で
取除き、８５０℃１５分間のアニールを行ない、活性層
１１を第１図りの如く形成する。
オン注入の窓とし、活性化不純物であるＳｌを５０Ｋｅ
Ｖ ３ Ｘ １０ ”ｃｍ ”の条件でイオン注入する
（第１図Ｃ）。この後５ｉ０４膜１０をエツチング等で
取除き、８５０℃１５分間のアニールを行ない、活性層
１１を第１図りの如く形成する。
この際ＧａとＡｓのイオン注入層９は消滅する。
つぎにＣＶＤ８ｉ０．ｉ２を形成する（第１図Ｅ）。
しかる後、オーミック形成用の窓を形成して％Ａｕ／Ａ
ｕ Ｇａ なるオーミック金属をａｏｏｏＸ形成し
、この後リフトオフし、ソースを極１３．ドレイン電極
１４を第１図Ｆの如く作成する。次にゲート窓を形成し
て例えばゲート金属として白金Ｐｔを５０ＯＡ形成後、
リフトオフしゲート電極１５を作成し、第１図Ｇの如く
作成する。この様ｌこして製造されたＰＥＴの閾値（ｖ
ｔｈ）分布を測定した結果、第２図の黒丸印に示すよう
になった。
ｕ Ｇａ なるオーミック金属をａｏｏｏＸ形成し
、この後リフトオフし、ソースを極１３．ドレイン電極
１４を第１図Ｆの如く作成する。次にゲート窓を形成し
て例えばゲート金属として白金Ｐｔを５０ＯＡ形成後、
リフトオフしゲート電極１５を作成し、第１図Ｇの如く
作成する。この様ｌこして製造されたＰＥＴの閾値（ｖ
ｔｈ）分布を測定した結果、第２図の黒丸印に示すよう
になった。
尚、第２図には比較の為ζこ従来方法で作成したＰＥＴ
のｖｔｈ分布をΔ印で示した。この図から明らかの如ぐ
本発明のＦＥＴのｖｔｈは従来方法のｖｔｈに比べてｖ
ｔｈのウェハ内の変動が約１７３Ｇこなっていることが
明らかである。
のｖｔｈ分布をΔ印で示した。この図から明らかの如ぐ
本発明のＦＥＴのｖｔｈは従来方法のｖｔｈに比べてｖ
ｔｈのウェハ内の変動が約１７３Ｇこなっていることが
明らかである。
尚上記実施例においては半導体基板としてＧａＡｓにつ
いて説明したが、ＳｌやＧｅ等の単体半導体、ＧａＰや
、ＩｎＰ、ＧａＳｂ、ＧａＰ等の２元化合物半導体等に
も同様な効果が得られる。
いて説明したが、ＳｌやＧｅ等の単体半導体、ＧａＰや
、ＩｎＰ、ＧａＳｂ、ＧａＰ等の２元化合物半導体等に
も同様な効果が得られる。
第１図は本発明の一芙施例を説明するための工程断面図
、第２図は本発明の詳細な説明するためにｖｔｈの変動
を示した図、第３図は従来の方法を説明するための図で
ある。 ６・・・Ｇ ａ Ａ ｓ基板、７・・・イオン源として
のＧａ。 ８・・・イオン源としての人ｓ、９・・・ＧａとＡｓの
イオン注入層、１０ 、１２・ＣＶＤ８ｉ０．ｉｌｌ、
１１−・・活性層、１３・・・ソース電極、１４・・・
ドレイン電極。 １５・・・ゲート電極。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第８図 第２図
、第２図は本発明の詳細な説明するためにｖｔｈの変動
を示した図、第３図は従来の方法を説明するための図で
ある。 ６・・・Ｇ ａ Ａ ｓ基板、７・・・イオン源として
のＧａ。 ８・・・イオン源としての人ｓ、９・・・ＧａとＡｓの
イオン注入層、１０ 、１２・ＣＶＤ８ｉ０．ｉｌｌ、
１１−・・活性層、１３・・・ソース電極、１４・・・
ドレイン電極。 １５・・・ゲート電極。 代理人弁理士 則 近 憲 佑（ほか１名）第１図 第８図 第２図
Claims (1)
- 半導体基板に該半導体の構成元素をイオン注入したの
ち、活性化領域を形成させるべき不純物を前記イオン注
入層より浅くイオン注入することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12919684A JPS618917A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12919684A JPS618917A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618917A true JPS618917A (ja) | 1986-01-16 |
Family
ID=15003514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12919684A Pending JPS618917A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618917A (ja) |
-
1984
- 1984-06-25 JP JP12919684A patent/JPS618917A/ja active Pending
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