JPS6178130A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6178130A JPS6178130A JP20010584A JP20010584A JPS6178130A JP S6178130 A JPS6178130 A JP S6178130A JP 20010584 A JP20010584 A JP 20010584A JP 20010584 A JP20010584 A JP 20010584A JP S6178130 A JPS6178130 A JP S6178130A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor substrate
- semiconductor device
- semiconductor
- backside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にその電極部の改良に関
する。
する。
従来のガラス封止ダイオードは、第2図に示すように所
定の素子を内蔵している半導体装置1をガラス2内に収
容し、上下両方向からジュメット電極3,3を介してリ
ード4,4を導出した構造となっている。上記半導体装
置1の構造は第3図のようKなっておシ、裏面電極はA
uG・合金層7.1g層8で形成されている。第3図に
おいて5はN+層5&、N層5bよりなる半導体基板、
6はP不純物層、9a、9bは絶縁層、10は表面電極
、1ノはAgバンプである。
定の素子を内蔵している半導体装置1をガラス2内に収
容し、上下両方向からジュメット電極3,3を介してリ
ード4,4を導出した構造となっている。上記半導体装
置1の構造は第3図のようKなっておシ、裏面電極はA
uG・合金層7.1g層8で形成されている。第3図に
おいて5はN+層5&、N層5bよりなる半導体基板、
6はP不純物層、9a、9bは絶縁層、10は表面電極
、1ノはAgバンプである。
上記裏面電極構造の欠点としては、ガラスダイオードの
シーリング温度650〜700℃の熱処理を行なうと、
AuG・合金層7の^Uと半導体基板5aの裏面シリコ
ンとがアロイ(合金)を起こす。この場合裏面シリコン
の1濃度が充分高くないと、半導体基板51の裏面と裏
面電極との間で良好なオーミックコンタクトが得られな
い。また一般的な半導体基板の一層の比抵抗は0.01
〜0.0150の程度であシ、この場合良好なオーミッ
クコンタクトが得られない。オーミックコンタクトが得
られない場合、半導体装置の順方向特性が異常に悪化す
る。特性値で示すと、順方向電流500 mAの順方向
電圧は1.3〜2.5層程度で、ばらつきが非常に大き
く、安定な信頼性の高い半導体装置が得られない。
シーリング温度650〜700℃の熱処理を行なうと、
AuG・合金層7の^Uと半導体基板5aの裏面シリコ
ンとがアロイ(合金)を起こす。この場合裏面シリコン
の1濃度が充分高くないと、半導体基板51の裏面と裏
面電極との間で良好なオーミックコンタクトが得られな
い。また一般的な半導体基板の一層の比抵抗は0.01
〜0.0150の程度であシ、この場合良好なオーミッ
クコンタクトが得られない。オーミックコンタクトが得
られない場合、半導体装置の順方向特性が異常に悪化す
る。特性値で示すと、順方向電流500 mAの順方向
電圧は1.3〜2.5層程度で、ばらつきが非常に大き
く、安定な信頼性の高い半導体装置が得られない。
本発明は上記実情に鑑みてなされたもので、半導体基板
とその裏面電極との間に良好なオーミックコンタクトが
得られる裏面電極構造として順方向特性を改良し、安定
な信頼性の高い半導体装置を提供しようとするものであ
る。
とその裏面電極との間に良好なオーミックコンタクトが
得られる裏面電極構造として順方向特性を改良し、安定
な信頼性の高い半導体装置を提供しようとするものであ
る。
本発明は半導体装置の裏面電極構造を、従来のAuG5
合金層とAg層の積層構造から、7層とsb層とAg層
の三層構造としたものである。
合金層とAg層の積層構造から、7層とsb層とAg層
の三層構造としたものである。
以下図面を参照して本発明の一実施例を説明する。まず
第1図(1)に示すように、 N+層5ル上に8層5b
を積層している半導体基板5の表裏面に熱酸化処理を施
こして、所定の厚さの絶縁層9bを形成する。次に第1
図(b)K示すように、選択エツチングによυN層5b
上の絶縁層9bを・ヂターニングすると共に、N+層5
&の裏面側の絶縁層9bを除去する。次にツクターニン
グされた絶縁層9bをマスクに、P+不純物を選択拡散
させて8層5b内に所定の深さのP+不純物層6を形成
すると共に、P+不純物層6の表面及び絶縁層9bの表
面に絶縁層9龜を形成する。次に第1図(e)K示すよ
うに、P+不純物層6のコンタクト用の孔を選択エツチ
ングによυ開孔する。
第1図(1)に示すように、 N+層5ル上に8層5b
を積層している半導体基板5の表裏面に熱酸化処理を施
こして、所定の厚さの絶縁層9bを形成する。次に第1
図(b)K示すように、選択エツチングによυN層5b
上の絶縁層9bを・ヂターニングすると共に、N+層5
&の裏面側の絶縁層9bを除去する。次にツクターニン
グされた絶縁層9bをマスクに、P+不純物を選択拡散
させて8層5b内に所定の深さのP+不純物層6を形成
すると共に、P+不純物層6の表面及び絶縁層9bの表
面に絶縁層9龜を形成する。次に第1図(e)K示すよ
うに、P+不純物層6のコンタクト用の孔を選択エツチ
ングによυ開孔する。
その後半導体基板5の表面に例えばAu合金を蒸着し、
選択エツチングを施こして第1図(d)に示すように、
P+不純物層6に接続する表面電極10を形成する。次
に半導体基板5の裏面側に所定の厚さまで研磨処理を施
こし、第1図(・)に示すように1層5aを薄肉化する
。次に第1図(f)に示すように、研磨されたr層51
の裏面に7層12、sb層13、Aggl4を蒸着によ
り順次形成し、裏面電極を形成する。その後第1図(g
lに示すように表面電極10上にAg−pフグ11をめ
っき法により形成し、半導体装置を得るものである。
選択エツチングを施こして第1図(d)に示すように、
P+不純物層6に接続する表面電極10を形成する。次
に半導体基板5の裏面側に所定の厚さまで研磨処理を施
こし、第1図(・)に示すように1層5aを薄肉化する
。次に第1図(f)に示すように、研磨されたr層51
の裏面に7層12、sb層13、Aggl4を蒸着によ
り順次形成し、裏面電極を形成する。その後第1図(g
lに示すように表面電極10上にAg−pフグ11をめ
っき法により形成し、半導体装置を得るものである。
上記裏面電極の7層、sb層、Ag層の働きは次の如く
である。まず7層12は、半導体基板5と裏面電極との
接着強度を得る。またsb層13の働きは、(イ)半導
体基板5と7層12とのオーミックコンタクトが得られ
やすいように、半導体基板のN+濃度を高くする。(ロ
)半導体基板側のAg層とリード側端面に被覆されたC
u層とsb層とによりアロイをおこしやすくシ、半導体
装置とリード側の接触を良くする。つまりsbがあると
アロイの進行が起こる。なお上記Sb、Ag 、 Cu
のアロイは、がラスダイオードのシーリング時の温度で
行なうことができる。Aggl4は、裏面電極とリード
の端面との接触を良くする。
である。まず7層12は、半導体基板5と裏面電極との
接着強度を得る。またsb層13の働きは、(イ)半導
体基板5と7層12とのオーミックコンタクトが得られ
やすいように、半導体基板のN+濃度を高くする。(ロ
)半導体基板側のAg層とリード側端面に被覆されたC
u層とsb層とによりアロイをおこしやすくシ、半導体
装置とリード側の接触を良くする。つまりsbがあると
アロイの進行が起こる。なお上記Sb、Ag 、 Cu
のアロイは、がラスダイオードのシーリング時の温度で
行なうことができる。Aggl4は、裏面電極とリード
の端面との接触を良くする。
上記のような半導体装置によれば、N/N+半導体基板
、該基板の代シに用いたN半導体基板使用の半導体装置
の順方向電流500 mAの順方向電圧は、従来の1.
3〜2.5vが1.2〜1.4Vと大幅に改良された。
、該基板の代シに用いたN半導体基板使用の半導体装置
の順方向電流500 mAの順方向電圧は、従来の1.
3〜2.5vが1.2〜1.4Vと大幅に改良された。
また基板裏面とリードとの接着強度アップにより、半導
体装置のサーノ耐量が1.5〜2倍に向上した。
体装置のサーノ耐量が1.5〜2倍に向上した。
以上説明した如く本発明によれば、良好なオーミックコ
ンタクトが得られる裏面電極構造としたため、順方向特
性が改良され、安定な信頼性の高い半導体装置が提供で
きるものである。
ンタクトが得られる裏面電極構造としたため、順方向特
性が改良され、安定な信頼性の高い半導体装置が提供で
きるものである。
第1図(、)〜優)は本発明の一実施例を得る工程説明
図、第2図は従来のがラスダイオードを示す断面構成図
、第3因は同構成の一部詳細図でおる。 5・・・半導体基板、5[・・N層層、5b・・・N層
、6・・・P+不純物層、91L、9b・・・絶縁層、
IQ・・・表面電極、11・・・Agバング、12・・
・7層、I3・・・sb層、14・・・Ag層。 出願人代理人 弁理士 鈴 江 武 彦(・) F
α1 図 (b) 第2図 第3図
図、第2図は従来のがラスダイオードを示す断面構成図
、第3因は同構成の一部詳細図でおる。 5・・・半導体基板、5[・・N層層、5b・・・N層
、6・・・P+不純物層、91L、9b・・・絶縁層、
IQ・・・表面電極、11・・・Agバング、12・・
・7層、I3・・・sb層、14・・・Ag層。 出願人代理人 弁理士 鈴 江 武 彦(・) F
α1 図 (b) 第2図 第3図
Claims (1)
- 半導体素子が形成された半導体基板と、この半導体基
板の表面に形成された絶縁層、及び該絶縁層のコンタク
ト孔を介して前記半導体素子の不純物層に接続される電
極と、前記半導体基板の裏面側にV層、Sb層、Ag層
が積層されてなる裏面電極とを具備したことを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20010584A JPS6178130A (ja) | 1984-09-25 | 1984-09-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20010584A JPS6178130A (ja) | 1984-09-25 | 1984-09-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6178130A true JPS6178130A (ja) | 1986-04-21 |
Family
ID=16418915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20010584A Pending JPS6178130A (ja) | 1984-09-25 | 1984-09-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6178130A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0391708A2 (en) * | 1989-04-06 | 1990-10-10 | Motorola, Inc. | Backside metallization scheme for semiconductor devices |
-
1984
- 1984-09-25 JP JP20010584A patent/JPS6178130A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0391708A2 (en) * | 1989-04-06 | 1990-10-10 | Motorola, Inc. | Backside metallization scheme for semiconductor devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3323956A (en) | Method of manufacturing semiconductor devices | |
JPS6070724A (ja) | オ−ミツク接点を形成する方法 | |
US4042951A (en) | Gold-germanium alloy contacts for a semiconductor device | |
JPS6178130A (ja) | 半導体装置 | |
EP0127089B1 (en) | Semiconductor device having first and second electrodes and method of producing the same | |
JPS61220344A (ja) | 半導体装置の製造方法 | |
JPS59189625A (ja) | 半導体装置の製造方法 | |
JPH0697107A (ja) | n型炭化ケイ素の電極形成方法 | |
JPH08125203A (ja) | CdTe素子の製造方法 | |
JPS5821821B2 (ja) | ハンドウタイソウチノデンキヨクケイセイホウホウ | |
US3544856A (en) | Sandwich-structure-type alloyed semiconductor element | |
JP2511023B2 (ja) | 双方向性サイリスタ | |
JPS61180476A (ja) | 半導体装置 | |
JPS61231760A (ja) | 化合物半導体素子 | |
JP2708829B2 (ja) | 炭化ケイ素の電極形成方法 | |
JPH0682630B2 (ja) | 半導体素子の多層電極の製造方法 | |
JPH1117197A (ja) | ショットキーダイオードおよびその製造方法 | |
JPS63234562A (ja) | 半導体装置の電極 | |
JPS5848458A (ja) | 半導体装置 | |
JPH0670981B2 (ja) | 電極形成方法 | |
JPS5844767A (ja) | 半導体装置 | |
JPS62222672A (ja) | シヨツトキバリヤ形半導体装置およびその製造方法 | |
JPH07115185A (ja) | 半導体の電極 | |
JPS60134427A (ja) | 半導体装置 | |
JPS6353921A (ja) | 半導体装置の製造方法 |