JPS6177374A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電界効果トランジスタ（ＦＥＴ）の製造方法に
関し、ゲート長をきわめて短かくすることのできる新規
なＦＥＴの製造方法を提供しようとするものである。

従来技術 従来の化合物半導体ＦＥＴの製造方法として第６図（Ａ
）乃至（Ｃ）に示す方法がある。そこで、この方法につ
いて説明する。

（Ａ）半絶縁性結晶基板ａの表面部に形成されたＮ型の
活性領域すの表面上にゲート電極Ｃを形成する。

（Ｂ）上記ゲート電極Ｃの側面にサイドウオールと称さ
れるところの５ｉａＮ＋等からなる絶縁層ｄを形成する
。これはＣＶＤ法によりＳｉ３Ｎ４を堆積させた後その
Ｓｉ３Ｎ４層に対して異方性エツチングをすることによ
って形成することができる。

（Ｃ）その後、ソース電極ｅ及びドレイン電極ｆを形成
する。

このようなＦＥＴはサイドウオールと称される絶縁層ｄ
をソース・ゲート間、ドレイン・ゲート間に間隙を確保
するスペーサとして利用することによりソース抵抗を小
さくし、且つ必要なドレイン耐圧を確保している。

発明が解決しようとする問題点 しかしながら、上述したＦＥＴのゲート電極Ｃのゲート
長Ｌｇは、現在のフォトリソグラフィ技術における分解
能とマスクパターンの精度によって決定される最短加工
長さ１〜２ｇｍ以下にすることができない。そのため、
よりゲート長Ｌｇを短かくして高速性を高め、より偵れ
た高周波数特性が得られるようにすることには限界があ
った。

そこで、本発明はその限界を打破し、ゲート長をフォト
リングラフィ技術における分解能、マスクパターン精度
で決定される最短加工長さ以下にできるようにすること
を目的とする。

問題点を解決するための手段 上記問題点を解決するため本発明は、化合物半導体基板
の表面部に形成されたチャンネル層のゲートを形成すべ
き領域上に第１の薄膜を形成し、上記化合物半導体基板
の第１の薄膜が形成された望城を除く領域上に第１の薄
膜と異なる材料からなる第２の薄膜を形成し、該第２の
薄膜に対して優艶性を有しないエツチングによって上記
第１の薄膜を除去し、該第１の薄膜の除去部にゲートを
形成することを特徴とする。

作用 しかして、本発明によれば、第１の薄膜を例えばサイド
ウオール法等の方法でフォトリンゲラ２イの限界を越え
て微細に形成し、その第１の薄膜とゲートとを置換する
ことによりゲート長をフォトリングラフィの限界を越え
る短かさにすることができる。

実施例 以下に、本発明ＦＥＴの製造方法を添附図面に示した実
施例に従って詳細に説明する。

第１図（Ａ）乃至（Ｉ）は本発明ＦＥＴの製造方法の実
施の一例を工程順に示す断面図である。

（Ａ）ＧａＡｓからなる化合物半導体基板１の表面上に
Ｓ　ｉ　Ｏ２からなるマスク層２を形成し、該マスク層
２をフォトエツチングにより選択的に除去して窓を形成
し、故意を通してドナー（例えばシリコンＳｔ）を化合
物半導体基板１の表面部に選択的にイオン打込みするこ
とによりＮ型のチャンネル層３を形成する。第１図（Ａ
）はチャンネル層３を・形成した後の状態を示す。

（Ｂ）上記マスク層２を除去した後化合物半導体基板１
表面上に例えばＳｉ３Ｎ４からなる絶縁膜４を形成する
。次いで、該絶縁膜４をフォトエツチングにより選択的
に除去することにより絶縁膜４がチャンネル層３の少な
くともドレイン側半部を被い且つチャンネル層３の少な
くともソース側半部が露出するようにし、更に絶縁膜４
の端部４ａがゲートを形成すべき部分と接するところに
位置するようにする。

その後、化合物半導体基板１上に全面的に例えばＳ　ｉ
　Ｏ２からなる絶縁膜５を形成する。第１図（Ｂ）は絶
縁膜５を形成した後の状態を示す。

（Ｃ）上記絶縁膜５に対してＲＩＥ等による異方性エツ
チング処理を施すことにより絶縁膜４の端部４ａの側面
のみにその絶縁膜が残存するようにする。６は残存する
絶縁膜（即ち、第１の薄Ｒり）であり、サイドウオール
とも称される。第１図（Ｃ）は絶縁Ｈ’Ｊ　６形成後の
状態を示す。

ＣＤ）例えばレジスト膜７等を選択的に形成することに
よって基板１表面露出部のソースを形成すべき部分以外
の領域をマスクし、その状態でドナー例えばシリコンＳ
ｔを基板１表面部にイオン打込みし、Ｎ生型の高濃度半
導体層８を形成する。第１図（Ｄ）は高濃度半導体層８
形成後の状態を示す。

（Ｅ）化合物半導体基板１表面上に形成された絶縁膜４
及びレジスト膜７を除去し、化合物半導体基板１表面上
にはサイドウオールと称された絶縁膜６（第１の薄膜）
のみが残存するようにする。

次いで、Ｓｉ３Ｎ＋からなる絶縁１１Ｌ！　（即ち、第
２の薄膜）９を化合物半導体基板１上に形成する。該絶
縁膜９は必然的に絶縁膜６が形成されている部分上にお
いては薄く、それが形成されていない部分上においては
厚くなる。その後、レジスト膜１０をスピンコーティン
グ等によって基板１表面上に形成する。このレジスト膜
１０も必然的に絶縁膜６が形成されている部分上におい
ては薄く、それ以外の部分上においては厚くなる。第１
図（Ｅ）はレジスト膜１０の形成後の状態を示す。

（Ｆ）その後、レジストＨ’Ｊ、　７に対してエツチン
グ処理を施すことによりその膜厚を薄くシて５ｔ３Ｎ４
からなる絶縁膜９の絶縁１１＠６上の稍突起する部分を
露出させる。次いで、絶縁膜９の露出した稍突起する部
分をエツチングして第１の薄膜たる絶縁膜６の頂部を露
出させる。これによって第１の薄膜たる絶縁膜６が形成
された部分を除く領域」二に第２の薄膜たる絶縁膜９が
形成された状態が実現する。第１図（Ｆ）は絶縁膜６の
頂部を露出させた後の状態を示す。

（Ｇ）次いで、絶縁膜９をマスクとするエツチングによ
りＳ　ｉ　Ｏ２からなる絶縁膜６を除去する。従って、
絶縁膜６が形成された部分に絶縁膜９の開口１１が形成
されることになる。第１図（Ｇ）は開口１１形成後の状
態を示す。

（Ｈ）上記開口１１を通してＮ型のチャンネルＮ３表面
部にアクセプタ、例えば亜鉛Ｚｎを拡散することにより
ゲートを成すＰ中型の半導体層１２を形成する。

尚、接合型でないＦＥＴの場合、即ちＭＥＳＦＥＴの場
合にはその半導体層１２は形成する必要がない。第１図
（Ｈ）はＰ生型半導体層１２の形成後の状態を示す。

（１）その後、ゲート電極１３、ソース電ａｉ１４及び
ドレイン電極１５を形成する。ゲート電極１３、ソース
電極１４及びドレイン電極１５と半導体表面との接触は
オーミックコンタクトである。但し、ＭＥＳＦＥＴの場
合にはゲート電極１３と半導体表面との間にはジットキ
ーバリアが介在し、オーミックコンタクトはない。第１
図（Ｉ）は電極形成後の状態を示す。

このようなＦＥＴの製造方法によれば、先ず第１にゲー
ト長Ｌｇをフォトリングラフ′イ技術における分解能と
マスクパターンの精度によって決定される最短加工長さ
１〜２ＩＬｍよりも短かくすることができる。というの
は、工程（Ｂ）、（Ｃ）によって絶縁膜４の端部４ａ側
面に形成した第１の薄膜たる絶縁膜６を工程（Ｄ）〜（
Ｉ）によってゲート電極１３に置換することとし、しか
も、その置換される絶縁膜６をフォトリングラフィの技
術の限界を越えて微細に形成することのできるサイドウ
オール法により形成するので、ゲート電極１３のゲート
長をフォトリングラフィの技術の分解能等により決定さ
れる最短加工長さよりも短かくすることができる。従っ
て、高速性を高めることができる。

又、チャンネル層３の形成後にゲート電極１３に置換さ
れる第１の薄膜たる絶縁膜６を少なくともマスクの一部
としてチャンネル層３のソースとなる部分にドナーを再
ドープして高濃度半導体層８を形成するのでチャンネル
層３のソースとなる部分の導電率を高くすることができ
、延いてはソース抵抗Ｒｓを小さくすることができる。

しかも、ドレイン側に対しては不純物の再ドープを行わ
ないのでゲート・１１７４７間寄生容量Ｃｇｄを小さく
することができる。従って、この容量Ｃｇｄの小容量化
によっても高速性が高まる。

尚、ソース側に対する不純物の再ドープによってソース
・ドレイン間寄生容量Ｃｇｓが増えることになる。しか
しながら、この寄生容量Ｃｇｓと上記ゲートφドレイン
間寄生容ｌｃｇｄとでは後者の方がＦＥＴ回路の特性に
与える影響が大きく、前者、即ち、ゲート・ソース間容
量Ｃｇｓの大きいことは余り問題にならないことが実験
により確認されている。下記の表は実験結果を示すもの
であり、寄生容量が異なり、それ以外の特性が全く同じ
化合物半導体の接合型ＦＥＴを用いた２つのディバイブ
（分周器）Ａ、Ｂについての使用するＦＥＴの特性とデ
ィバイブの動作状態を示すものである。

このようにディバイダＡの方はゲート−ソース間寄生容
量Ｃｇｓが３．０（ｆＦ）と大きく、ゲート台ドレイン
間寄生容量Ｃｇｄが２．（１（ｆＦ）と小さいＦＥＴを
用い、ディバイダＢの方はゲート・ソース間容量Ｃｇｓ
が２．０（ｆＦ）と小さく、ゲート・ドレイン間寄生容
量Ｃｇｄが３．０（ｆＦ）と大きいＦＥＴを用いた結果
、デイバイダＡの方が６００ｍＶと充分な出力振幅を得
られ、動作状態は良好であったが、デイバイダＢの方は
出力振幅が得られず、動作状態は不良であった。

従って、ゲート・ドレイン間寄生容量Ｃｇｄが大きいこ
とは大きな問題となるが、ゲート・ソース間寄生容：ｆ
ｌ：Ｃｇｓが大きいことは余り大きな問題とはならない
。依って、ソース側に対する不純物の再ドープによって
ソース寄生抵抗Ｒｓを小さくすることができることによ
るメリットがゲート・ソース間寄生容量Ｃｇｓが大きく
なることによるデメリフトを凌ぐものと考えられ、その
Ｃｇｓが大きくなるという問題は看過し得る。

第２図（Ａ）、（’Ｂ）は第１図に示したＦＥＴの製造
方法のＮ生型高濃度半導体層形成方法における変形例を
工程順に示す断面図である。次に、この変形例について
説明する。

（Ａ）第１図に示したＦＥＴの製造方法における工程（
Ｂ）と同じ方法で絶縁膜５を形成した後、該絶縁膜５表
面部を全面的にエツチングして絶縁膜５の膜厚を薄くす
ることにより絶縁膜５の段差（絶縁１１ｇ４の端部４ａ
上の段差）の基板１表面側から見た位置を適宜絶縁膜４
の端部４ａに近づける。第２図（Ａ）の２点鎖線はエツ
チング後における絶縁膜５ａの表面を示す。そして、５
ｂは絶縁Ｈり５ａの肉厚の厚い段部を示し、これが次゛
の不純物ドープ工程ＣＢ）においてマスクの一部として
重要な役割を果す。

（Ｂ）次いで、上記絶縁膜５ａの肉厚の厚い段部５ｂと
の間がソースと対応する領域となるようにフォトレジス
ト膜７を形成し、その後、ドナー例えばシリコンＳｉを
化合物半導体基板１表面部にイオン打込みする。すると
、シリコンＳｉが絶縁膜５ａの肉厚が厚くなっている段
部５ｂとフォトレジスト膜７との間の部分を通してソー
スのみに選択的に注入され、高不純物濃度の半導体層８
が形成される。第２図（Ｂ）は半導体層８形成後の状態
を示す。

このように、第１図に示す実施例とは異なり第１の薄膜
たる絶縁膜６の形成前に高不純物濃度の半導体層８を形
成する方法も考えられるのである。

第３図（Ａ）、（Ｂ）はドレイン寄生抵抗Ｒｄを小さく
するための不純物ドープを行うようにした実施例を示す
断面図である。

（Ａ）第１図に示す実施例における工程（Ａ）〜（Ｄ）
の終了後、即ち、ソースを成す高濃度半導体層８の形成
後、フォトエツチングにより絶縁膜４のドレインを形成
すべき部分を除去する。第３図（Ａ）はそのフォトエツ
チングの後の状態を示す。

（Ｂ）その後、絶縁膜４のエツチング除去部を通してド
ナーＳｉをイオン打込みすることによりドレインを成す
Ｎ中型高濃度半導体層１６を形成する。

その後は第１図に示す実施例における工程（Ｅ）に進み
第１図に示す実施例と同じ方法で製造を進める。

この実施例によれば、ドレイン寄生抵抗Ｒｄをも小さく
することができる。尚、この場合高濃度半導体層１６は
充分なドレイン耐圧が得るに必要なだけゲート電極と間
隔をとることができる位置に形成するようにする必要が
ある。

第４図（Ａ）乃至（Ｄ）は本発明ＦＥＴの製造方法の更
に別の実施例を示すものである。以下に、この実施例に
ついて説明する。

（Ａ）化合物半導体基板１の表面部にＮ型のチャンネル
層３を形成した後Ｓ　ｉ　Ｏ２からなる絶縁膜５を化合
物半導体基板１表面上に形成し、該絶縁膜５のソースと
対応する部分をフォトエツチングにより除去し、その除
去部を通してドナーを基板１表面部にドープすることに
よりＮ串型高濃度半導体層８を形成する。第４図（Ａ）
は該半導体層８形成後の状態を示す。１７はフォトレジ
スト膜である。

（Ｂ）次に、絶縁膜５の端部５ａを除去し、ゲートがソ
ースを成す高濃度半導体層８と重なり合わないようにす
る。その後フォトレジスト膜１８によりソース部上から
ゲート部上を経てドレイン部中央付近に至る領域をフォ
トレジスト膜１８でマスクする。第４図（Ｂ）はフォト
レジスト膜１８の形成後の状態を示す。

（Ｃ）フォトレジスト膜１８をマスクとして絶ａＥＩｌ
！ｉＩ５に対するエツチングを行う。すると、フォトレ
ジスト膜１８下における絶縁膜５に対するエツチングが
ドレイン側からソース側へ向う方向へ進行する。そして
、絶縁膜５の残存部（これが第１の薄膜であり、後でゲ
ート電極と置換されることになる。）６のチャンネル方
向における長さをエツチング時間の調節によって制御し
、絶縁膜５のチャンネル方向における長さが所定の長さ
まで短かくなったときエツチングを終える。第４図（Ｃ
）は第１の薄膜である絶縁膜６の形成後の状態を示す。

・ （Ｄ）その後、第４図（Ｄ）に示すようにフォトレジス
）　ｌｌｌ　１８を除去し、化合物半導体基板１表面上
に絶縁膜６のみが残存するようにする。

その後は絶縁膜６を第１図に示すＦＥＴの製造方法の工
程（Ｅ）〜（１）によってゲート電極に置換する。

この実施例は所謂異方性エツチングを駆使したサイドウ
オール法とは異なり、ウェットエツチングを駆使し、エ
ツチング時間によって第１の薄膜たる絶縁膜６の幅を制
御するものであり、本発明ＦＥＴの製造方法はこのよう
な態様においても実施することができる。

、第５図は本発明ＦＥＴの製造方法におけるチャンネル
層を形成する方法の変形例を示す断面図である。このチ
ャンネル層形成方法は、絶縁膜５のソースを形成すべき
領域をエツチングにより除去し、その後、絶縁膜５が形
成された化合物半導体基板１表面上にチャンネル層を形
成すべき領域と対応する部分が開口するようにフォトレ
ジスト膜１７を形成する。すると、フォトレジスト膜１
７が形成されたところのソース、ドレイン及びゲートを
形成すべき部分を除く部分が完全にマスクされ、表面上
にフォトレジスト膜１７も絶縁膜５も存在しないソース
領域はマスクが全くない状態になり、そして、ドレイン
及びゲートを形成すべき部分はイオン打込みの阻止が不
完全な絶縁膜５のみによってマスクされた状態になる。

そして、その状態で化合物半導体基板１の表面部にシリ
コンＳｉをイオン打込みをする。その結果、ソースが高
不純物濃度にされたチャンネル層３が形成されることに
なる。

以上に述べたように、本発明ＦＥＴの製造方法には種々
の態様で実施することができ、種々の変形例が考えられ
る。

尚、本明細書において、ＦＥＴには単体の電界効果トラ
ンジスタ及び化合物半導体ＩＣ内に形成される半導体素
子としての電界効果トランジスタが包含される。

発明の効果 以上に述べたように、本発明ＦＥＴの製造方法は、化合
物半導体基板の表面部に形成されたチャンネル層のゲー
トを形成すべき領域上に第１の薄膜を形成し、上記化合
物半導体基板の第１の薄膜が形成された領域を除く領域
上に第１の薄膜と異なる材料からなる第２の薄膜を形成
し、該第２の薄膜に対して優艶性を有しないエツチング
によって上記第１の薄膜を除去し、該第１の薄膜の除去
部にゲートを形成することを特徴とするものである。従
って、本発明によれば、ゲートに置換される第１の薄膜
を例えばサイドウオール法部フォトリングラフィの限界
を越えて微細にできる技術を駆使して形成することによ
りゲート長をフォトリングラフィの限界を越える短かさ
にすることができる。

【図面の簡単な説明】

第１図（Ａ）乃至（１）は本発明ＦＥＴの製造方法の実
施の一例を工程順に示す断面図、第２図（Ａ）、ＣＢ）
は本発明ＦＥＴの製造方法の変形例を工程順に示す断面
図、第３図（Ａ）、（Ｂ）は本発明ＦＥＴの製造方法の
別の実施例の要部を工程順に示す断面図、第４図（Ａ）
乃至（Ｄ）は本発明ＦＥＴの製造方法の更に別の実施例
の要部を工程順に示す断面図、第５図は本発明ＦＥＴの
製造方法のチャンネル層形成方法の変形例を説明するた
めの断面図、第６図（Ａ）乃至（Ｃ）は従来のＦＥＴの
製造方法を工程順に示す断面図である。 符号の説明 １・・・化合物半導体基板、 ６・・・第１の薄膜、　　９・・・第２の薄膜、１１弗
・・第１の薄膜の除去部、 １３１１・・ゲート ＾　　　　　　　　　　　　　　　　へ”＜　　　　　
　　　　　ＣＱ

Claims (1)

【特許請求の範囲】
1. （１）化合物半導体基板の表面部に形成されたチャンネ
   ル層のゲートを形成すべき領域上に第１の薄膜を形成し
   、上記化合物半導体基板の第１の薄膜が形成された領域
   を除く領域上に第１の薄膜と異なる材料からなる第２の
   薄膜を形成し、該第２の薄膜に対して侵蝕性を有しない
   エッチングによって上記第１の薄膜を除去し、該第１の
   薄膜の除去部にゲートを形成することを特徴とする電界
   効果トランジスタの製造方法