JPS6174041A - コンピュータ・メモリシステム - Google Patents

コンピュータ・メモリシステム

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JPS6174041A
JPS6174041A JP60119888A JP11988885A JPS6174041A JP S6174041 A JPS6174041 A JP S6174041A JP 60119888 A JP60119888 A JP 60119888A JP 11988885 A JP11988885 A JP 11988885A JP S6174041 A JPS6174041 A JP S6174041A
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure

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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ７ステムに関し、さらに詳しくいえば、
スタティック・コラム型のＤＲＡＭ（Ｄｙｎａｍｉｃ　
　ｒａｎｄｏｍ　　ａｃｃｅｓｓ　　ｍｅｍｏｒｙ）を
用いたメモリシステムに関するものである。
〔開示の概要〕
以下に示すメモリシステム制御方法は、オンチップスタ
ティックバッファを具備するスタティック・コラム型Ｄ
ＲＡＭで構成されたバンクを複数個有するメモリシステ
ムにおいて、各々のバンクに関連するスタティックバッ
ファをそれぞれのキャッシュとして使用することによっ
て、システム全体の性能を高めるようにしたものである
。
〔従来技術〕
第６図に示すように代表的なマイクロコンピュータシス
テムはバス１４を介してメモリ１２に接続されたＣＰＵ
１０を有する。メモリバンク１６のデータをアクセスす
るため、ＣＰＵＩＤはメモリコントローラ１８を使用す
る。メモリコントローラ１８はＤＲＡＭのりフレッシュ
、バンクのインターリーブ、クロッキング、およびＣＰ
Ｕ１０との初期接続手順を遂行する。場合によってはン
ステムのスループットを増すためにキャラツユ（命令キ
ャッシュもしくはデータキャッシュまたはその双方）２
０を有するようなマイクロコンピュータもある。キャッ
シュは高速のメモリであって、通常、ハスの脇のＣＰＵ
に常駐する。キャッシュに関連する制御論理はキャツ／
ユへのアクセスの回数が最大になるように働く。キャッ
シュへのアクセスの成功は六ヒツト〃と呼ばれる。要求
されたワードがキャッシュにないとき（すなわち六ミス
〃）だけ主メモリがアクセスされる。
従来のシステムの例はたとえば米国特許第４１５６２９
０号に開示されている。この特許は各々入力レジスタお
よび出力レジスタを具備した複数のメモリチップから成
るＲＡＭ（Ｒａｎｄｏｍａ　Ｃ’ｌ：’ｅｌ’ｆｌｌ　
　ｍｅｍｏｒｙ）について開示するものである。メモリ
コントローラは現アドレスの最も重要な部分を記憶する
静止化レジスタを有する。
静止化レジスタの出力はアドレス一致回路とＲＡＭを構
成するチップの入力とに接続される。メモリの各アドレ
スは第１の部分および第２の部分から成る。各アドレス
の第１の部分は、それにより識別されるアドレスのとこ
ろに記憶されたメモリエレメントの全てのワードをアド
レス指定する。アドレス指定された全てのワードは対応
するアドレスレジスタに記憶される。各アドレスの第２
の部分により関連する出力レジスタを選択することがで
きる。このグロシージャによれば、１ブロツクの情報の
読取りオペレーションで、１回のメモリアクセス時間と
出力レジスタの読取り時間が消費される。
米国特許第４３８２２７８号は複数のレジスタと少なく
とも１つの作業スペースとを主メモリに具備したコンピ
ュータシステムについて開示している。さらに、ＣＰＵ
内にも複数のレジスタで構成された作業スペースキャッ
シュメモリが在る。
これらのレジスタは主メモリの作業スペースの複数のレ
ジスタに対応するものである。コンピュータのオペレー
ションは作業スペースキャッシュレジスタの内容を用い
て遂行される。作業スペースキャッシュレジスタの内容
は、コンチクストスイッチングの際、主メモリの作業ス
ペースの対応する作業レジスタへ転送される。このよう
な作業スペースのシステムのアーキテクチャによれば、
高速のレジスタ間オペレーションおよび高速のコンチク
ストスイッチングが達成される。
ダイナミックメモリの新しい流れとして、幾つかの製造
業者からスタティック・コラム型ＤＲＡＭが提供されて
いる。このＤＲＡＭは１行全体を記憶するオンチップの
スタティックバッファを具備するものである。たとえば
６４にのＤＲＡＭは各々２５６ビツトから成る２５６個
の行を有するので、そのスタティックバッファは２５６
ビツトである。（この様子を第２図に示す）２５６にの
ＤＲＡＭは各々５１２ビツトから成る５１２個の行を有
するので、そのスタティックバッファは５１２ビツトで
ある。スタティックバッファに１行が記憶されれば、そ
の行ではどのビットでも高速にアクセス（読取りまたは
書込み）できる。１６０ｔ［Ｆ］秒のサイクルタイムを
有するＤＲＡＭの場合、スタティックバッファのサイク
ルタイムは第２図に示すように１わずか４０すり秒であ
る。
〔発明が解決しようとする問題点〕
しかしながら、以下に示したコンピュータシステムは性
能改善の余地があり、特に最後に記したスタティック・
コラム型ＤＲＡＭに関していえばまだ有効に利用される
に至っていないというのが現状である。
したがって本発明の目的はスタティック・コラム型のＤ
ＲＡＭを用いてコンピュータシステム全体の性能を大幅
に改善することにある。
Ｃ問題点を解決するための手段〕 この目的を達成するため、本発明のメモリシステム制御
方法は、オンチップスタティックバッファを具備するス
タティック・コラム型ダイナミック・ランダム・アクセ
ス・メモリで構成されたバンクを複数個有するメモリシ
ステムにおいて、各々のバンクに関連するスタティック
バッファをそれぞれのキャッシュとして使用し、アクセ
スされた各々のバンクの最新の行を関連するスタティッ
クバッファでそれぞれ保持するようにしたことを特徴と
する。
〔実施例〕
以下に示す実施例は、本発明の方法を用いたメモリシス
テムである。はじめにこれを簡単に説明する。このメモ
リシステムは複数のバンクとメモリコントローラとを有
する。各々のバンクはオンチップスタティックバッファ
を具備したスタティック・コラム型ＤＲＡＭチップでア
レイ構成される。各々のバンクに関連する上記スタティ
ックバッファでそれぞれのキャッシュを構成してこれら
のキャッシュが関連するバンクに対してアクセスされた
最新の行をそれぞれ保持する。メモリコントローラはメ
モリバスで実アドレスを受は取ってそのアドレスからバ
ンクの番号と行の番号を抽出する。メモリコントローラ
はバンクに対してアクセスされた行が関連するキャッシ
ュになるかどうかを判断して、これが存在すればそのキ
ャッシュをアクセスし、そうでないときは、そのバンク
に対してアクセスされた行の内容と関連するキャッシュ
の内容とを入れ換える。このため、メモリコントローラ
は、全てのバンクに対して、キャッシュに現に存在する
行の番号を含むフィールドと、キャッシュのための有効
エントリフラグを含むフィールドとを保持する。
本実施例によれば、ＤＲＡＭに具備されたオンチップス
タティックバッファは現にアドレス指定された行のため
のオンチップキャッシュとみなすことができる。新しい
アクセスにより異なる行のビットが必要なときは、スタ
ティックバッファにある古い方のビットがＤＲＡＭのセ
ルのマトリックスへ書き戻されスタティックバッファへ
新しいビットがわずか１３０すの秒で自動的にロードさ
れる。したがって、オペレーションのサイクルタイムは
この入換えが必要なときは（それ程頻繁にはない）１３
０ｔの秒であるがそれ以外はスタティックバッファの４
０す・ノ秒となる。
第１図に実施例の構成を示す。メモリ１２は１６個のバ
ンクを有する。各バンクは６４ＫＸ４のＤＲＡＭチップ
が８個で構成される。各バンクは２５６フード（すなわ
ち１にバイト）のスタティックバッファ２２１ないし２
２１６をそれぞれ有する。バンクに関連したスタティッ
クバッファで構成されたキャッシュのことをここでは、
分散型のキャッシュという意味で、Ｎ分散キャッシュ〃
２４と呼ぶことにする。分散キャッシュ２４はバンクに
関連する高速のバッファである。分散キャッシュ２４は
関連するバンクのアドレス指定された最新の行を保持す
る。分散キャッシュ２４は物理的にはＤＲＡＭチップ上
に存するものでありシステムの外部からは付加されない
。分散キャッシュ２４は、データ、命令およびスタック
等の何に対してもキャッシュとして機能する。六分散〃
という用語は次の２つのことを示唆するために用いた。
１つは分散キャッシュがＣＰＵ側でなくメモリ側に存在
するということ、もう１つは分散キャッシュ２４を構成
する１つ１つのブロック（スタティックバッファ２２　
ないし２２１６）が厳密にそれぞれのメモリバンクだけ
にしか関連しないということである。したがって以下の
説明では分散キャッシュという用語は、分散キャッシュ
を構成する１つ１つのブロックまたはその全体である分
散キャッジ１２４０両方の意味で使う。
第４図は第１図の構成をより一般的に示しだものである
。第４図ではメモリ１２はｎ個のバンクで構成される。
第４図では、さらに、メモリコントローラ１８の入出カ
ラインが詳細に示しである。
メモリコントローラ１８はＣＰＵＩＣ１（またはバス１
４上の他のＤＭＡユニット２４）から実アドレスを受は
取って読取シオペレーションマタは書込みオペレーショ
ンのためにＤＲＡＭをアクセスする。メモリコントロー
ラ１８は分散キャッシュに現に入っている各バンクの行
を追跡する。メモリコントローラ１８は、さらに、ＤＲ
ＡＭのりフレッシュ期間およびアクセスタイムの全ての
タイミングを制御する。メモリコントローラ１８は、こ
の他、バス１４との適切な初期手続き手順のプロトコル
も提供する。メモリコントローラ１８は各バンクに対し
２つのフィールドを保持し、これにより下記の第１表（
分散キャッシュ制御テーブル）に示すように、分散キャ
ラツユに現に入っている行の番号と、分散キャッシュの
ための有効二ントリフラグ（有効ビット）とを記憶する
。
第１表 （分散キャッシュ制御テーブル） Ｆｌ　：行番号フィールド Ｆ２：有効エントリフラグフィールド バンクの標識ビット（有効エントリフラグフィールドの
ビット）は電源投入後金て無効化される（ゼロにセント
される）。ＤＲＡＭはリフレッシュオペレーションの間
中もスタティックバッファを使うので分散キヤツシユの
内容は破壊される。したがって１バンク内におけるリフ
レッシュオペレーションの後もその標識ビットはゼロに
セントされる。
バス１４からメモリ１２をアクセスする際、メモリコン
トローラ１８はそのアドレスからバンクの番号および行
の番号を抽出する。このアドレスの構成は下記のとおり
である。
バンクの　　　分散キャッシュ内 行アドレス　　　のアドレス メモリコントローラ１８は、そのバンクに対してアクセ
スされた行が分散キヤツシユに入っているかどうか（ヒ
ツトしたかどうか）を判断し、ヒツトすれば、列アドレ
ス（分散キャッシュ内の場所）を送出してそのバンクの
列アドレス選択（以下ＣＡＳという）ラインを活動化す
る。このようなヒツトアクセスは、３５ないし４０す・
ノ秒のオーダーできわめて高速になされる。アクセスさ
れたワードが分散キャッシュにないときは（ミス）、分
散キャッシュの内容を入れ換える。このだめ、そのバン
クの行アドレス選択（以下ＲＡＳという）ラインが非活
動化され、新しいアドレスの行番号で再び活動化される
。このオペレーションで、分散キャッシュの内容をＤＲ
ＡＭのセルのマトリックスへ書き戻して新しい行全体を
分散キャッシュにロードする。このオペレーションはわ
ずか１３０なの秒しか要しない。このように分散キャッ
シュの内容の入れ換えは非常に短い時間ですむ。アクセ
スされたワードはメモリ１２からラッチ２６へ読み取ら
れて、ストローブ信号により普通のやり方でバス１４へ
送られる。
ダイナミック型のＲＡＭはどんなものでも必ずリフレッ
シュオペレーションが必要でアル。標準的なりＲＡＭな
ら、４ミリ秒ごとに全ての行をリフレッシュしなければ
ならない。２５６行の場合、平均的にいえば、１つのバ
ンクの１行は１６マイクロ秒ごとにリフレッシュしなけ
ればならない。
１回（７）’Ｊフレッシュクペレーションで分散キャッ
シュの内容が破壊されるので、１６マイクロ秒ごとに分
散キャッシュは無効化されリフレソ／ユ後の最初のアク
セスはミスとなる。以上のようにリフレッシュがあるた
め、分散キャッシュの内容は最高１６マイクロ秒しか維
持されない。６４ミリ秒ごとのリフレッシュでよいよう
な良好なりＲＡＭを使えば、この点は２５６マイクロ秒
まで改善される。さらにシステム全体の性能を向上させ
るため、全てのバンクの同じ番号の行を同時にリフレッ
シュする。しだがってバンクの個数にかかわらず、メモ
リ全体に対して４ミリ秒で合計２５６回ノリフレッシュ
オペレーションシカ要ラナう。すフレツ／ユオベレーン
ヨン’ｆ：　ｔｌ−自体ハ、　　ＲＡ　Ｓ　ラインを活
動化すること、およびＲＡＳラインを再び非活動化する
ことを含む。これは１３０なの秒でよい。
メモリコントローラ１８はバンクを１６個までアドレス
指定できる。各バンクが６４にワード（２５６にバイト
）を有するなら、１Ｍワード（４Ｍバイト）までアドレ
ス指定できる。この場合、合計４にワード（１６にバイ
ト）マでの分散キヤツシユが提供されろ。１つのバンク
につき１ブロツクの分散キヤツシユしか提供されないか
ら、分散キヤツシユのブロック数を増やす目的でメモリ
を多数のバンクに分けることは非常に重要である。
２５６Ｋ　ＤＲＡＭを６４ＫＸ４で構成すれば、２５６
ＫＸ１で構成するものよりも多くのバンクが提供される
。メモリコントローラ１８は、各バンクのＲＡＳライン
を活動状態に維持することによって、全てのバンクの分
散キャッシュを高速アクセスのために活動状態すなわち
レディ状態に保つ。
メモリコントａ−ラ１８はＣＡＳラインを使ってアクセ
スしたいバンクを選択する。こうしてプログラムに関し
て現に使用されている作業領域全体（コード、データ、
スタック等）を分散キヤツシユに入れることができる。
複数のバンクなら、それにより１以上の冗長なバンクを
提供できるという利点もある。こうすれば現に走行中の
バンクのうちの１つに障害があると検知されたときに適
当なアクノヨンを採ることができる。メモリコントロー
ラ１８は、ＣＰＵから受は取ったバンク番号を現に動作
中のバンクへ動的にマツピングすることができる。
第５図はメモリコントローラ１８の構成を示す図である
。バス制御ユニット２８はシステムバス１４とインター
フェースする。バス制御ユニット２８は実アドレスを受
は取ってシステムバス１４とデータのやりとりを行う。
ＣＰＵまたは／ステムバス１４上の他のユニットとのト
ランザクションは、全て、制御回路３０のバスクロック
で同期化される。ＣＰＵまたは他のユニットは新たな読
取シ要求または書き込み要求で、バスサイクルごとにメ
モリコントローラ１８をアドレスすることができる。メ
モリコントローラ１８がビジー状態にあって要求が受諾
できない場合は、バス制御ユニット２日は、再試行信号
を要求元に戻して次のサイクルでその要求を繰り返すよ
う要請する。メモリコントローラ１８が前の要求のため
のデータを返す準備を完了している場合は、メモリコン
トローラ１８は、１サイクル前に、データ伝送のためシ
ステムバス１４を予約するよう７ステムのユニットへ知
らせる。読取シであれ書込みであれいかなる要求もリフ
レッシュ、分散キャッシュのヒツトまたはミス等の様々
な状況に依存するから、メモリコントローラの処理すべ
きサイクル数は未知であるかもしれないが、その実行の
７−ケンスは要求のンーケンスと全く同じである。
バッファ３２およびアドレスレジスタ３４を設けること
により、システムバス１４から分散キャッシュ制御部６
６およびＥ　ＣＣ（Ｅｒｒｏｒ　　Ｃｈｅｋｉｎｇａｎ
ｄ　　Ｃｏｒｒｅｃｊｊｎｇ　）ユニット３８へのアド
レスおよびデータのパイプラインによるフローと、ＥＣ
Ｃユニット３８からシステムバス１４へのアドレスおよ
びデータのパイプラインによるフローとを維持する。分
散キヤツシユ制御部３６は、メモリの各バンクを構成す
るＤＲＡＭチップをリフレッシュテキルヨウ、リフレッ
シュコントローラ４０とインターフェースする。前述の
第１図の例では、分散キャッシュ制御部はＤＲＡＭ側の
３２ビツトハスとインターフェースして１６（［１ｉ１
ｔ１７）バンクを駆動する。各バンクは、１０個または
４０個のメモリチップから成シ（“×１〃まだは一曳×
４〃で構成するかどうかによってその個数が異なる）Ｆ
ＣＣビットを具備した６２ビット幅のメモリを構成する
。分散キャッシュ制御部３６は、各バンクにおいて活動
中の行アドレスを追跡する行アドレステーブルを保持す
る。ロード要求および記憶要求の全てのアドレスは、高
速アクセスが可能かどうかを判断するために、行アドレ
ステーブルのエントリと比較される。分散キャッシュ制
御部３６は各バンクに対してＲＡＳラインおよびＣＡＳ
ラインの１つのペアを有する。ＲＡＳを使ってＤＲＡＭ
の行から分散キャッシュへのロードおよびアンロードを
行い、ＣＡＳを使ってそのバンクを選択する。
メモリクロックはバスクロックに対し非同期的であり、
それはＤ　ＲＡ　Ｍのアクセスタイムを最適化するよう
に選択する。バスクロックはプロセッサの速度に整合す
るように選択する。
リフレッシュコントローラ４ｏはＤ　ＲＡ　Ｍノ全ての
行の行アドレスを回帰するりフレッシュカウンタを有す
る。リフレッシュコントローラ４０は、さらに、リフレ
ッシュの周期を知らせるだめのクロックカウンタを具備
する。そうしたリフレッシュの周期ごとに、／ステムの
全てのＤＲＡＭにおいてリフレッシュカウンタの内容で
指定される行がリフレッシュされ、次のりフレノノユに
備えてリフレノツユカウンタが増分される。リフレッシ
ュが行われると、分散キャッシュ制御部６６０行アドレ
ステーブルの内容は無効化される。
ＥＣＣユニット３８はパス書スルー（ｐａｓｓ−ｔｈｒ
ｏｕｇｈ　）の生成、エラーの検出および訂正を行う。
１ビツトエラーは訂正されて、記録のためフラグが立て
られる。２ビツトエラーはシステムバス１４上のユニッ
トに通知される。バッファリング、ＲＡＭのアクセス、
およびＦＣＣはパインプライン形式で遂行される。した
がって、ひとたびパイプラインが確立すれば、１バスサ
イクルにつき１回の割合いでアクセスができる。
以下、実施例の評価結果について説明する。性能の評価
は３２ビツトのマイクロプロセッサに本メモリシステム
を接続したモデルについて行った。
ベンチマークプログラムとしてＰＬ／１タイプのコンパ
イラを使用した。この評価の目的は、ＤＲＡＭチップで
構成されたバンクの数が増えるにつれてシステムの性能
および分散キャッシュのヒツト率がどれだけ改善される
かを判断することである。
この改善の評価は、１／２にバイトまたは１にバイトの
オンチップ命令キャッシュを具備したプロセッサにスタ
ティック・コラム型のＤＲＡＭを接続したものについて
も行った。下記の第２表は、命令キャッシュを具備しな
いプロセッサに、スタティック・コラム中モードを使わ
ないＤＲＡＭ（すなわち普通のＤＲＡＭ）を接続した７
ステムの性能を１としたときの相対性能を示すものであ
る。
この表から、システムの性能がプロセッサの命令キャッ
シュおよびメモリのバンク数（１，２，４，８および１
６）によっていかに向上するかがわかる。
第２表で、メモリのバンクの数ＮＯ〃は、スタティック
・コラム・モードを使わないＤＲＡＭを接続した／ステ
ムであることを意味する。
第２表　相対的性能 第６図は分散キャッシュのヒント率を示す。以上の性能
評価から、幾つかの結論を導引き出すことができる。第
１に、分散キャッシュ式ＤＲＡＭは標準的なりＲＡＭの
性能をはるかに上回る。第２に、命令キャッシュを具備
したマイクロプロセッサの性能は分散キャッシュ式Ｄ　
ＲＡ　Ｍによって大幅に向上する。第３に、回層な分散
キャッシュの量はバンクの個数に応じて増えるから、そ
の性能はバンクの個数の関数になる。したがって回層な
量のメモリを多数のバンクに分けることによシさらに高
い性能が得られる。第４に、命令キャッシュなしのシス
テムの性能は実際には命令キャッシュを具備したものよ
シ良くなる場合がある。というのは命令キャッシュは時
々使用されないかもしれないワードをそのキャッシュの
バッファに順次的にロードするというオーバーヘッドを
必要とするからである。分散キャッシュのロードの時間
はその中の最初のワードをアクセスする時間と同じであ
るから、分散キャッシュにはこのオーバーヘッドが全く
ない。高性能が得られる理由とじて他に、分散キャツ／
ユはコード、データ、スタック等のあらゆるタイプの情
報が入るということがある。したがってあらゆるタイプ
の情報へのアクセスが高速化される。第５に、分散キャ
ッシュのヒント率は非常に高い。これは合計のアクセス
に対する高速のアクセスの比である。プロセッサがオン
チップ命令キャッシュを具備する場合でも具備しない場
合でも、バンクの個数が増えるにつれてヒント率は高く
なる。最後に、ンステムの性能およびヒント率に対する
メモリリフレノシュの影響は重要でないということもわ
かった。本実施例に従ったメモリコントローラを用いれ
ばスタティック・コラム型ＤＲＡＭによる７ステムの性
能は、標準的なりＲＡＭによる７ステム（たとえそれが
オンチップ命令キヤノンユを具備するプロセッサによる
ものであっても）に比べて５０％以上も向上する。
〔発明の効果〕
以上説明したように、本発明によればコンピユータフス
テムの全体としての性能が従来に比べて大幅に向上する
。
【図面の簡単な説明】
第１図は本発明の詳細な説明する図、第２図はスタティ
ック・コラム型ＤＲＡＭの構成とそのタイミングを簡単
に説明する図、第３図は代表的なマイクロコンピュータ
７ステムの構成を示す図、第４図はメモリコントローラ
の入出カラインを詳細に示す図、第５図はメモリコント
ローラの構成を示す図、第６図は分散キャッシュのヒツ
ト率とメモリパンクの数との関係を示す図である。 出願人インターナソヨナルφビジネス・マシーンズ・コ
ーポレー／ヨン第４図 第５図 メモリコントローラ

Claims (1)

    【特許請求の範囲】
  1. １行全体を記憶するためのオンチップスタティックバッ
    ファを具備するようなスタティック・コラム型ダイナミ
    ック・ランダム・アクセス・メモリで構成されたバンク
    を複数個有するメモリシステムにおいて、前記各々のバ
    ンクに関連する前記スタティックバッファをそれぞれの
    キャッシュとして使用し、アクセスされた前記各々のバ
    ンクの最新の行を関連する前記スタティックバッファで
    それぞれ保持するようにしたことを特徴とするメモリシ
    ステム制御方法。
JP60119888A 1984-09-18 1985-06-04 コンピュータ・メモリシステム Granted JPS6174041A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US651562 1984-09-18
US06/651,562 US4725945A (en) 1984-09-18 1984-09-18 Distributed cache in dynamic rams

Publications (2)

Publication Number Publication Date
JPS6174041A true JPS6174041A (ja) 1986-04-16
JPH0359458B2 JPH0359458B2 (ja) 1991-09-10

Family

ID=24613332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60119888A Granted JPS6174041A (ja) 1984-09-18 1985-06-04 コンピュータ・メモリシステム

Country Status (5)

Country Link
US (1) US4725945A (ja)
EP (1) EP0175080B1 (ja)
JP (1) JPS6174041A (ja)
CA (1) CA1233272A (ja)
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