JPS6171720A - 排他的輪理和回路 - Google Patents
排他的輪理和回路Info
- Publication number
- JPS6171720A JPS6171720A JP59193050A JP19305084A JPS6171720A JP S6171720 A JPS6171720 A JP S6171720A JP 59193050 A JP59193050 A JP 59193050A JP 19305084 A JP19305084 A JP 19305084A JP S6171720 A JPS6171720 A JP S6171720A
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- JP
- Japan
- Prior art keywords
- transistor
- current switching
- transistors
- switching circuit
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル論理回路で使用される排他的論理和回
路に関する。
路に関する。
第２図は排他的論理和回路の従来例の回路図である。
この排他的論理和回路は、第１の電流切替回路を構成す
るトランジスタ１と２、第２の電流切替回路を構成する
トランジスタ３と４．第３の電流切替回路を構成するト
ランジスタ５．６、レベルシフト用のトランジスタ７．
１０，１４、レベルシフト用のダイオード８、抵抗１１
、９ 、１３、定電流理工５からなり、トランジスタ
１と４のベースに基準電圧ＶＲ１、トランジスタ６のベ
ースに基準電圧ＶＲ２、トランジスタ２．３のベースに
入力電圧ＩＮ、 、 ）ランジスタ５のベースに入力
信号ｌＮ２（レベルシフトした電圧）が加えられ、入力
信号ＩＮよ、ＩＮｚに応じてこれらの電流切替回路のト
ランジスタの一方がオンして入力信号ＩＮＩ 、 ＩＮ
ｚの排他的論理和の信号ＯＵＴとその反転信号ＯＵＴが
得られる。
るトランジスタ１と２、第２の電流切替回路を構成する
トランジスタ３と４．第３の電流切替回路を構成するト
ランジスタ５．６、レベルシフト用のトランジスタ７．
１０，１４、レベルシフト用のダイオード８、抵抗１１
、９ 、１３、定電流理工５からなり、トランジスタ
１と４のベースに基準電圧ＶＲ１、トランジスタ６のベ
ースに基準電圧ＶＲ２、トランジスタ２．３のベースに
入力電圧ＩＮ、 、 ）ランジスタ５のベースに入力
信号ｌＮ２（レベルシフトした電圧）が加えられ、入力
信号ＩＮよ、ＩＮｚに応じてこれらの電流切替回路のト
ランジスタの一方がオンして入力信号ＩＮＩ 、 ＩＮ
ｚの排他的論理和の信号ＯＵＴとその反転信号ＯＵＴが
得られる。
第３図〜第６図はこの排他的論理和回路における入力信
号ＩＮ、 、 ＩＮｚと出力信号ＯＵＴの関係を示して
いる。入力信号ＩＮ、 、 ＩＮｚの少なく一方が直流
レベル（ハイまたはローレベル）のときには、その排他
的論理和の信号ＯＵＴが正常にあられれるが（第３図、
第４図）、入力信号ＩＮ、 、 ＩＮｚともに゛ハイ″
、パロー″を繰返すときには本来ハイレベルまたはロー
レベルを示すべき出力信号１１ＵＴにスパイクを生じて
いる（第５図、第６図）。
号ＩＮ、 、 ＩＮｚと出力信号ＯＵＴの関係を示して
いる。入力信号ＩＮ、 、 ＩＮｚの少なく一方が直流
レベル（ハイまたはローレベル）のときには、その排他
的論理和の信号ＯＵＴが正常にあられれるが（第３図、
第４図）、入力信号ＩＮ、 、 ＩＮｚともに゛ハイ″
、パロー″を繰返すときには本来ハイレベルまたはロー
レベルを示すべき出力信号１１ＵＴにスパイクを生じて
いる（第５図、第６図）。
これは、２個の入力端子から出力端子までの電気的信号
パスの長さが異なり、入力信号ＩＮ１が入力されて出力
信号ＯＵＴが出力されるまでの遅延時間と入力信号ＩＮ
２が入力されて出力信号ＯＵＴが出力されるまでの遅延
時間に差があるためである。
パスの長さが異なり、入力信号ＩＮ１が入力されて出力
信号ＯＵＴが出力されるまでの遅延時間と入力信号ＩＮ
２が入力されて出力信号ＯＵＴが出力されるまでの遅延
時間に差があるためである。
遅延時間の差の主要原因であるトランジスタ７およびダ
イオード８による遅延時間の絶対値が信号の１タイムス
ロット分の時間に比べて無視できる程度のものであれば
問題ないが、信号速度が上昇するにつれて無視できなく
なる。
イオード８による遅延時間の絶対値が信号の１タイムス
ロット分の時間に比べて無視できる程度のものであれば
問題ないが、信号速度が上昇するにつれて無視できなく
なる。
このように、従来の排他的論理和回路は、信号パスの長
さの差により出力信号が劣化するという欠点があった。
さの差により出力信号が劣化するという欠点があった。
本発明の目的は、信号パスの長さによる出力信号の劣化
がない排他的論理和回路を提供することにある。
がない排他的論理和回路を提供することにある。
本発明は、入力信号を第１．第２の電流切替回路の基準
電圧が加えられていない方のトランジスタに加え、第３
の電流切替回路を、第１、第２電流切替回路と出力端子
の間に設けたものである。
電圧が加えられていない方のトランジスタに加え、第３
の電流切替回路を、第１、第２電流切替回路と出力端子
の間に設けたものである。
すなわち、本発明の排他的論理和回路は、ベースに第１
の入力信号が与えられる第１のトランジスタとベースに
第１の基準電圧゛が与えられた第２のトランジスタを備
える第１の電流切替回路と。
の入力信号が与えられる第１のトランジスタとベースに
第１の基準電圧゛が与えられた第２のトランジスタを備
える第１の電流切替回路と。
ベースに第２の入力信号が与えられる＄３のトランジス
タとベースに第１の基準電圧が与えられた第４のトラン
ジスタを備え、第３．第４のトランジスタのコレクタが
それぞれ第１、第２のトランジスタのコレクタに接続さ
れた第２の電流切替回路と、ベースが第１．第３のトラ
ンジスタのコレクタに共通接続されたコレクタ接地の第
５のトランジスタと、ベースが第２、第４のトランジス
タのコレクタに共通接続され、エミッタが第５のトラン
ジスタのエミッタに接続されたコレクタ接地の第６のト
ランジスタと、ベースが第５、第６のトランジスタのエ
ミッタに共通接続された第７のトランジスタと、ベース
に第２の基準電圧が加えられた第８のトランジスタと、
第７のトランジスタの導通、非導通により第１．第２の
入力信号の排他的論理和の信号を発生する負荷抵抗を備
える第３の電流切替回路を有することを特徴とする。
タとベースに第１の基準電圧が与えられた第４のトラン
ジスタを備え、第３．第４のトランジスタのコレクタが
それぞれ第１、第２のトランジスタのコレクタに接続さ
れた第２の電流切替回路と、ベースが第１．第３のトラ
ンジスタのコレクタに共通接続されたコレクタ接地の第
５のトランジスタと、ベースが第２、第４のトランジス
タのコレクタに共通接続され、エミッタが第５のトラン
ジスタのエミッタに接続されたコレクタ接地の第６のト
ランジスタと、ベースが第５、第６のトランジスタのエ
ミッタに共通接続された第７のトランジスタと、ベース
に第２の基準電圧が加えられた第８のトランジスタと、
第７のトランジスタの導通、非導通により第１．第２の
入力信号の排他的論理和の信号を発生する負荷抵抗を備
える第３の電流切替回路を有することを特徴とする。
本発明の実施例を図面を参照しながら説明する。
第１図は本発明による排他的論理和回路の一実施例の回
路図である。
路図である。
トランジスタ２１のベースにはレベルシフト用トランジ
スタ２８を経て入力信号ＩＮ、が加えられ、トランジス
タ２２のベースには第１の基準電圧ＶＲＬ が加えられ
、両トランジスタ２１．２２（７）エミッタは定電流源
３９に接続されて、第１の電流切替回路を構成している
。トランジスタ２３のベースにはレベルシフト用トラン
ジスタ２９を経て入力信号ＩＮ２が加えられ、トランジ
スタ２４のベースには第１の基準電圧ＶＲ，が加えられ
、両トランジスタ２３．２４のエミッタは定電流源４０
に接続されて、第２の電流切替回路を構成している。な
お、トランジスタ２１と２３はコレクタ同志が接続され
、抵抗３０を経て接地されている、同様に、トランジス
タ２２と２４もコレクタ同志が接続され、抵抗２５を経
て接地されている。トランジスタ３１はベースがトラン
ジスタ２１と２３のエミッタに接続され、コレクタが接
地されている。トランジスタ２７はベースがトランジス
タ２２と２４に接続され、コレクタが接地されている。
スタ２８を経て入力信号ＩＮ、が加えられ、トランジス
タ２２のベースには第１の基準電圧ＶＲＬ が加えられ
、両トランジスタ２１．２２（７）エミッタは定電流源
３９に接続されて、第１の電流切替回路を構成している
。トランジスタ２３のベースにはレベルシフト用トラン
ジスタ２９を経て入力信号ＩＮ２が加えられ、トランジ
スタ２４のベースには第１の基準電圧ＶＲ，が加えられ
、両トランジスタ２３．２４のエミッタは定電流源４０
に接続されて、第２の電流切替回路を構成している。な
お、トランジスタ２１と２３はコレクタ同志が接続され
、抵抗３０を経て接地されている、同様に、トランジス
タ２２と２４もコレクタ同志が接続され、抵抗２５を経
て接地されている。トランジスタ３１はベースがトラン
ジスタ２１と２３のエミッタに接続され、コレクタが接
地されている。トランジスタ２７はベースがトランジス
タ２２と２４に接続され、コレクタが接地されている。
トランジスタ３１と２７はエミッタ同志が接続されてい
る。トランジスタ２６はベースがトランジスタ３１と２
７のエミッタに接続され、負荷抵抗３３を経てコレクタ
が接地され、トランジスタ３２はベースに第２の基準電
圧ＶＲ２が加えられ、負荷抵抗３５を経てコレクタが接
地され、両トランジスタ２８．３２のエミッタは定電流
源４１に接続されて、第３の電流切替回路を構成してい
る。トランジスタ３４はベースがトランジスタ２６のコ
レクタと負荷抵抗３３の間に接続され、コレクタが接地
され、エミッタから入力信号ＩＮ１． ＩＮ２の排他的
論理和である出力信号ＯＵＴを出力するレベルシフト用
のトランジスタである。トランジスタ３６はベースがト
ランジスタ３２のコレクタと負荷抵抗３５の間に接続さ
れ、コレクタが接地され、エミッタから出力信号ＯＵＴ
を出力するレベルシフト用トランジスタである。なお、
抵抗３７．３Ｂ、 ４２．定電流源３９．４０．４１の
他端は負電源−■に接続されている。また、第１、第２
の基準電圧ＶＲＬ 、 ＶＲ２はハイレベルとローレベ
ルの中間レベルである。
る。トランジスタ２６はベースがトランジスタ３１と２
７のエミッタに接続され、負荷抵抗３３を経てコレクタ
が接地され、トランジスタ３２はベースに第２の基準電
圧ＶＲ２が加えられ、負荷抵抗３５を経てコレクタが接
地され、両トランジスタ２８．３２のエミッタは定電流
源４１に接続されて、第３の電流切替回路を構成してい
る。トランジスタ３４はベースがトランジスタ２６のコ
レクタと負荷抵抗３３の間に接続され、コレクタが接地
され、エミッタから入力信号ＩＮ１． ＩＮ２の排他的
論理和である出力信号ＯＵＴを出力するレベルシフト用
のトランジスタである。トランジスタ３６はベースがト
ランジスタ３２のコレクタと負荷抵抗３５の間に接続さ
れ、コレクタが接地され、エミッタから出力信号ＯＵＴ
を出力するレベルシフト用トランジスタである。なお、
抵抗３７．３Ｂ、 ４２．定電流源３９．４０．４１の
他端は負電源−■に接続されている。また、第１、第２
の基準電圧ＶＲＬ 、 ＶＲ２はハイレベルとローレベ
ルの中間レベルである。
入力信号ＩＮ１がハイレベルのときにトランジスタ２１
がオンし、入力信号ＩＮ１がローレベルのときトランジ
スタ２２がオンする。入力信号ＩＮ２がハイレベルのと
きトランジスタ２３がオンし、入力信号ＩＮＺがローレ
ベルのときトランジスタ２４がオンする。入力信号ＩＮ
ｌ、 ＩＮ２のレベルが異なるときトランジスタ２７．
３１が共にオンして第３の電流切替回路のトランジスタ
２８．３２のうちトランジスタ２８がオンして負荷抵抗
３３に発生したハイレベルの電圧がトランジスタ３４の
エミッタから出力信号ＯＵＴとして出力され、入力信号
ＩＮＫ、ＩＮ２のレベルが同じときはトランジスタ２７
．３１は共にオンせず第３の電流切替回路のトランジス
タ２８．３２のうちトランジスタ３２がオンして出力信
号０υ丁はローレベルで、負荷抵抗３５に発生したハイ
レベルの電圧がトランジスタ３６のエミッタから出力信
号ＯＵＴとして出力される。
がオンし、入力信号ＩＮ１がローレベルのときトランジ
スタ２２がオンする。入力信号ＩＮ２がハイレベルのと
きトランジスタ２３がオンし、入力信号ＩＮＺがローレ
ベルのときトランジスタ２４がオンする。入力信号ＩＮ
ｌ、 ＩＮ２のレベルが異なるときトランジスタ２７．
３１が共にオンして第３の電流切替回路のトランジスタ
２８．３２のうちトランジスタ２８がオンして負荷抵抗
３３に発生したハイレベルの電圧がトランジスタ３４の
エミッタから出力信号ＯＵＴとして出力され、入力信号
ＩＮＫ、ＩＮ２のレベルが同じときはトランジスタ２７
．３１は共にオンせず第３の電流切替回路のトランジス
タ２８．３２のうちトランジスタ３２がオンして出力信
号０υ丁はローレベルで、負荷抵抗３５に発生したハイ
レベルの電圧がトランジスタ３６のエミッタから出力信
号ＯＵＴとして出力される。
そ°して、第１図かられかるように、入力信号ＩＮ、
、 ＩＮｚの入力端子から出力信号ＯＵＴ、ＯＵＴの出
力端子までの信号パスの長さは同じであり、出力信号Ｏ
ＵＴ 、ＯＵＴにスパイクは生じない・〔発明の効果〕 本発明によれば、２つの入力信号と入力端子と出力端子
の間の信号パスの長さが同じであるので、出力信号の劣
化がない排他的論理和回路が得られる。
、 ＩＮｚの入力端子から出力信号ＯＵＴ、ＯＵＴの出
力端子までの信号パスの長さは同じであり、出力信号Ｏ
ＵＴ 、ＯＵＴにスパイクは生じない・〔発明の効果〕 本発明によれば、２つの入力信号と入力端子と出力端子
の間の信号パスの長さが同じであるので、出力信号の劣
化がない排他的論理和回路が得られる。
第１図は本発明による排他的論理和回路の一実施例の回
路図、第２図は排他的論理和回路の従来例の回路図、第
３図〜第６図は第２図の排他的論理和回路における入出
力信号の関係を示す図である。 ２１．２２：第１の電流切替回路を構成するトランジス
タ、 ２３．２４二第２の電流切替回路を構成するトランジス
タ、 ２８．３２：第３の電流切替回路を構成するトランジス
タ、 ２７．２８，２９，３１，３４．３６ ： ）ランジ
スタ、３３．３５：負荷抵抗、 ３１１．４０，４１ ：定電流源、 ＩＮ、 、 ＩＮ２：入力信号、 ＯＵＴ、ＯＵＴ ：出力信号、
路図、第２図は排他的論理和回路の従来例の回路図、第
３図〜第６図は第２図の排他的論理和回路における入出
力信号の関係を示す図である。 ２１．２２：第１の電流切替回路を構成するトランジス
タ、 ２３．２４二第２の電流切替回路を構成するトランジス
タ、 ２８．３２：第３の電流切替回路を構成するトランジス
タ、 ２７．２８，２９，３１，３４．３６ ： ）ランジ
スタ、３３．３５：負荷抵抗、 ３１１．４０，４１ ：定電流源、 ＩＮ、 、 ＩＮ２：入力信号、 ＯＵＴ、ＯＵＴ ：出力信号、
Claims (1)
- 【特許請求の範囲】 ベースに第１の入力信号が与えられる第１のトランジス
タとベースに第１の基準電圧が与えられた第２のトラン
ジスタを備える第１の電流切替回路と、 ベースに第２の入力信号が与えられる第３のトランジス
タとベースに第１の基準電圧が与えられた第４のトラン
ジスタを備え、第３、第４のトランジスタのコレクタが
それぞれ第１、第２のトランジスタのコレクタに接続さ
れた第２の電流切替回路と、 ベースが第１、第３のトランジスタのコレクタに共通接
続されたコレクタ接地の第５のトランジスタと、 ベースが第２、第４のトランジスタのコレクタに共通接
続され、エミッタが第５のトランジスタのエミッタに接
続されたコレクタ接地の第６のトランジスタと、 ベースが第５、第６のトランジスタのエミッタに共通接
続された第７のトランジスタと、ベースに第２の基準電
圧が加えられた第８のトランジスタと、第７のトランジ
スタの導通、非導通により第１、第２の入力信号の排他
的論理和の信号を発生する負荷抵抗を備える第３の電流
切替回路を有することを特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193050A JPS6171720A (ja) | 1984-09-14 | 1984-09-14 | 排他的輪理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193050A JPS6171720A (ja) | 1984-09-14 | 1984-09-14 | 排他的輪理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171720A true JPS6171720A (ja) | 1986-04-12 |
Family
ID=16301343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193050A Pending JPS6171720A (ja) | 1984-09-14 | 1984-09-14 | 排他的輪理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171720A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100066A (ja) * | 1972-03-30 | 1973-12-18 |
-
1984
- 1984-09-14 JP JP59193050A patent/JPS6171720A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100066A (ja) * | 1972-03-30 | 1973-12-18 |
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