JPS616833A - 実装体の製造方法 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数個の半導体素子を基板上に高密度に搭載す
るための製造方法に関するものである。
るための製造方法に関するものである。
従来例の構成とその問題点
近年、半導体素子を多数個用いるデバイス、機器の開発
が促進されてきている。例えば、液晶やＥＬディスプレ
イパネル、ＴＶやＶＴＲのデジタル回路、ＩＣメモリー
カード等があり、これらはいずれも多数個のＩＣ，ＬＳ
Ｉを定められた基板面に高密度に、しかも薄型に搭載し
なければならない。基板上に複数個のＩＣ，ＬＳＩを搭
載するだめには、前記基板の配線電極とＩＣ，ＬＳＩの
電極とを効率良くしかも信頼性良く接合しなければなら
ない。このような手段として従来ワイヤボンディング方
式、フリップチップ方式、フィルムキャリヤ方式がある
。
が促進されてきている。例えば、液晶やＥＬディスプレ
イパネル、ＴＶやＶＴＲのデジタル回路、ＩＣメモリー
カード等があり、これらはいずれも多数個のＩＣ，ＬＳ
Ｉを定められた基板面に高密度に、しかも薄型に搭載し
なければならない。基板上に複数個のＩＣ，ＬＳＩを搭
載するだめには、前記基板の配線電極とＩＣ，ＬＳＩの
電極とを効率良くしかも信頼性良く接合しなければなら
ない。このような手段として従来ワイヤボンディング方
式、フリップチップ方式、フィルムキャリヤ方式がある
。
ワイヤボンディング方式は、先ず基板に半導体素子をダ
イ・ボンディングする必要があり、また半導体素子上の
電極と基板の配線電極とを一本づつ結線しなければなら
ない。このために、実装の効率が低下するばかりか、製
造コストも高価になるものであった。
イ・ボンディングする必要があり、また半導体素子上の
電極と基板の配線電極とを一本づつ結線しなければなら
ない。このために、実装の効率が低下するばかりか、製
造コストも高価になるものであった。
捷だ、フリップチップ方式やフィルムキャリヤ方式にお
いては、半導体素子の一個づつの位置合せが必要なばか
りか、半導体素子の電極と基板の配線電極との接合も一
個づつ実施しなければならない。数１０個の半導体素子
を搭載する場合には、接合時間が長くなるばかりでなく
、−個づつ加熱し、電極を接合するために、隣接する半
導体素子を接合する時に、既に接合の終了した半導体素
子の接合が熱によって、はずれてしまい接合不良を発生
させてしまう等の問題があった。
いては、半導体素子の一個づつの位置合せが必要なばか
りか、半導体素子の電極と基板の配線電極との接合も一
個づつ実施しなければならない。数１０個の半導体素子
を搭載する場合には、接合時間が長くなるばかりでなく
、−個づつ加熱し、電極を接合するために、隣接する半
導体素子を接合する時に、既に接合の終了した半導体素
子の接合が熱によって、はずれてしまい接合不良を発生
させてしまう等の問題があった。
発明の目的
本発明は多数個の半導体素子を基板に搭載する場合に、
前記半導体素子の電極と基板上の対向した配線電極との
位置合せを自己位置合せするとともに、その接合を一括
して行なうことを目的とするものである。
前記半導体素子の電極と基板上の対向した配線電極との
位置合せを自己位置合せするとともに、その接合を一括
して行なうことを目的とするものである。
発明の構成
本発明は電極を有する半導体素子と、これと相対する配
線電極を有する基板および前記半導体素子の外寸と合致
する孔を有した枠体から構成され、先ず、前記基板上に
枠体を載置し前記枠体の孔に前記半導体素子を挿入し、
加熱もしくは光照射する事により、前記半導体素子の電
極と基板の配線電極とを一度に接合するものである。
線電極を有する基板および前記半導体素子の外寸と合致
する孔を有した枠体から構成され、先ず、前記基板上に
枠体を載置し前記枠体の孔に前記半導体素子を挿入し、
加熱もしくは光照射する事により、前記半導体素子の電
極と基板の配線電極とを一度に接合するものである。
前記半導体素子の電極と基板の配線電極を接合させる場
合の圧力は、半導体素子自体の自重もしくは電極に設け
た低融点金属の融解時の表面張力あるいは可撓性フィル
ムを前記半導体素子裏面に設は前記枠体の孔を減圧せし
める事によって得られる構成である。
合の圧力は、半導体素子自体の自重もしくは電極に設け
た低融点金属の融解時の表面張力あるいは可撓性フィル
ムを前記半導体素子裏面に設は前記枠体の孔を減圧せし
める事によって得られる構成である。
実施例の説明
第１の実施例を第１図で説明する。電極２を有する半導
体素子１と、これと対向した配線電極３を有する基板４
および前記半導体素子１の外寸と合致した複数の孔５を
有する枠体６から構成されている。
体素子１と、これと対向した配線電極３を有する基板４
および前記半導体素子１の外寸と合致した複数の孔５を
有する枠体６から構成されている。
半導体素子１の電極２上には低融点金属が設けられ、前
記低融金属は対向する基板４上の配線電極３の材質とな
じみの良い材質、Ｐｂ−８ｎ合金。
記低融金属は対向する基板４上の配線電極３の材質とな
じみの良い材質、Ｐｂ−８ｎ合金。
ＩｎＧａ合金、Ａｑ等からなる。また低融点金属は基板
４上の配線電極３上に形成しても良い。
４上の配線電極３上に形成しても良い。
先ず、複数の孔６を有する枠体６を基板４上の配線電極
３上に置き、固定する（第１図ｂ）。この時、枠体６は
、孔５に半導体素子１を挿入した時に、半導体素子１の
電極２と基板４上の配線電極３とが一致する様に基板４
上に配設されるものである。
３上に置き、固定する（第１図ｂ）。この時、枠体６は
、孔５に半導体素子１を挿入した時に、半導体素子１の
電極２と基板４上の配線電極３とが一致する様に基板４
上に配設されるものである。
次に、半導体素子１の電極２面を下側にして前記枠体６
の孔５に挿入する。この挿入によって、半導体素子１の
電極２と基板４の配線電極とは自動的に位置合せが行な
われるものである。しかるのち、基板４を全域加熱する
かもしくは半導体素子１の裏面から赤外加熱７を行う。
の孔５に挿入する。この挿入によって、半導体素子１の
電極２と基板４の配線電極とは自動的に位置合せが行な
われるものである。しかるのち、基板４を全域加熱する
かもしくは半導体素子１の裏面から赤外加熱７を行う。
この加熱７によって、半導体素子１の低融点金属は少な
くとも溶融し、対向する配線電極と接合されるものであ
る（第１図Ｃ）。ここで加熱の際に、半導体素子１に多
少の圧力を加えることにより、より確実な接合を得るこ
ともできる。また前記枠体は、絶縁体で一体成型された
構造であっても良いし、アルミニウムの如く金属であっ
て、表面にＡｌ２Ｏ３の如く絶縁性の配化膜を設けた構
造でも良い。
くとも溶融し、対向する配線電極と接合されるものであ
る（第１図Ｃ）。ここで加熱の際に、半導体素子１に多
少の圧力を加えることにより、より確実な接合を得るこ
ともできる。また前記枠体は、絶縁体で一体成型された
構造であっても良いし、アルミニウムの如く金属であっ
て、表面にＡｌ２Ｏ３の如く絶縁性の配化膜を設けた構
造でも良い。
次に第２の実施例を第２図で説明する。
半導体素子１、枠体６、基板４の構成および前記枠体６
を基板４の配線電極３上に載置・固定することは第２図
（ａ） 、 （ｂ）に示した如く、第１の実施例と同一
である。前記枠体６の孔に半導体素子１を挿入した後、
ポリイミドフィルム、エポキシフィルム、テフロンフィ
ルムの如く耐熱性の可撓性フィルム８で前記枠体６を含
めて半導体素子１の裏面を覆わせる。ついで、基板もし
くは枠体に設けて真空孔（図示していない）により枠体
の孔の半導体素子１の挿入されている領域の空間すなわ
ち基板４と可撓性フィルム８で囲まれた空間を減圧する
（第２図Ｃ）。この減圧により、半導体素子１は、基板
４の配線電極３に押圧されるから、この状態で基板４を
加熱するかもしくは半導体素子１を加熱せしめ、例えば
低融点金属により相互の電極同志を接合せしめる。この
実施例の如く、可撓性フィルムを用いて空間を減圧せし
め、これにより加圧すれば半導体素子の電極に加わる加
重が均等にしかも平面に加わるから、全ての電極に対し
確実な接合を得ることができる。
を基板４の配線電極３上に載置・固定することは第２図
（ａ） 、 （ｂ）に示した如く、第１の実施例と同一
である。前記枠体６の孔に半導体素子１を挿入した後、
ポリイミドフィルム、エポキシフィルム、テフロンフィ
ルムの如く耐熱性の可撓性フィルム８で前記枠体６を含
めて半導体素子１の裏面を覆わせる。ついで、基板もし
くは枠体に設けて真空孔（図示していない）により枠体
の孔の半導体素子１の挿入されている領域の空間すなわ
ち基板４と可撓性フィルム８で囲まれた空間を減圧する
（第２図Ｃ）。この減圧により、半導体素子１は、基板
４の配線電極３に押圧されるから、この状態で基板４を
加熱するかもしくは半導体素子１を加熱せしめ、例えば
低融点金属により相互の電極同志を接合せしめる。この
実施例の如く、可撓性フィルムを用いて空間を減圧せし
め、これにより加圧すれば半導体素子の電極に加わる加
重が均等にしかも平面に加わるから、全ての電極に対し
確実な接合を得ることができる。
次に第３の実施例を第３図で説明する。
基板４上に枠体６を載置した後、枠体６の孔５に光また
は熱硬化型樹脂１０を塗布しく第３図ｂ）、ついで、半
導体素子１を孔５に挿入し、圧接しながら熱又は光７を
加える（第３図Ｃ）。この工程により、樹脂１ｏは押し
拡げられ、半導体素子１の電極２と基板４上の配線電極
３とは圧接され、かつこの状態で樹脂は硬化１０’され
るから、半導体素子１も基板４に固定されることになる
。この実施例において、電極同志の接合をより高めるだ
めに、半導体素子の電極もしくは基板の配線電極上に金
属突起を形成させた構成であっても良い。
は熱硬化型樹脂１０を塗布しく第３図ｂ）、ついで、半
導体素子１を孔５に挿入し、圧接しながら熱又は光７を
加える（第３図Ｃ）。この工程により、樹脂１ｏは押し
拡げられ、半導体素子１の電極２と基板４上の配線電極
３とは圧接され、かつこの状態で樹脂は硬化１０’され
るから、半導体素子１も基板４に固定されることになる
。この実施例において、電極同志の接合をより高めるだ
めに、半導体素子の電極もしくは基板の配線電極上に金
属突起を形成させた構成であっても良い。
第４図の実施例は、第３図の実施例を改良したものであ
る。すなわち、枠体６の孔６に光または熱硬化型樹脂１
０を塗布（第４図ｂ）Ｌ、半導体素子１を挿入した後、
可撓性フィルム８で前記枠体を含めて、半導体素子１の
裏面を覆い、枠体もしくは基板に設けて真空孔（図示せ
ず）により、孔内部を減圧状態にせしめた後、樹脂を硬
化して硬化樹脂１ｏとする（第４図Ｃ）。
る。すなわち、枠体６の孔６に光または熱硬化型樹脂１
０を塗布（第４図ｂ）Ｌ、半導体素子１を挿入した後、
可撓性フィルム８で前記枠体を含めて、半導体素子１の
裏面を覆い、枠体もしくは基板に設けて真空孔（図示せ
ず）により、孔内部を減圧状態にせしめた後、樹脂を硬
化して硬化樹脂１ｏとする（第４図Ｃ）。
この減圧状態により、樹脂１０は半導体素子１の表面と
基板４面とのわずかな隙間にも浸入する事になるから強
い接合が得られ、かつ、半導体素子１の表面の確実な保
護樹脂としても効果がある。
基板４面とのわずかな隙間にも浸入する事になるから強
い接合が得られ、かつ、半導体素子１の表面の確実な保
護樹脂としても効果がある。
発明の効果
■ 本発明では、基板上に載置する枠体によって複数の
半導体素子の電極と基板の配線電極との位置合せを一括
して実施する構成である。すなわち、基板上に枠体を載
置・固定するのみで、基板上に搭載する全ての半導体素
子の位置合せを不要とし、一括して処理できるものであ
る。したがって、従来半導体素子をひとつづつ位置合せ
した時間が必要でなく製造に要する時間を著しるしく短
縮できるものである。
半導体素子の電極と基板の配線電極との位置合せを一括
して実施する構成である。すなわち、基板上に枠体を載
置・固定するのみで、基板上に搭載する全ての半導体素
子の位置合せを不要とし、一括して処理できるものであ
る。したがって、従来半導体素子をひとつづつ位置合せ
した時間が必要でなく製造に要する時間を著しるしく短
縮できるものである。
■ 捷だ枠体の孔に半導体素子を挿入した後、お互いの
電極同志の接合も、基板全体あるいは半導体素子を加熱
するのみで全ての半導体素子の接合を一括・同時に実施
できる。したがって、製造コストが著しるしく低減でき
る効果がある。
電極同志の接合も、基板全体あるいは半導体素子を加熱
するのみで全ての半導体素子の接合を一括・同時に実施
できる。したがって、製造コストが著しるしく低減でき
る効果がある。
■ 枠体に半導体素子を挿入し、可撓性フィルムで覆い
、枠体内の孔を減圧にすることにより、電極面および電
極面と均一で、平均し７た加重を加えることができるか
ら、確実で信頼性の高い接合を得る事ができる。
、枠体内の孔を減圧にすることにより、電極面および電
極面と均一で、平均し７た加重を加えることができるか
ら、確実で信頼性の高い接合を得る事ができる。
第１図（、）〜（ｃ）は本発明の第１の実施例を示す工
程図、第２図（ａ）〜（ｃ）は可撓性フィルムを用いた
第２の実施例を示す工程図、第３図（ａ）〜（Ｃ）は接
合に樹脂を用いた第３の実施例を示す工程図、第４図（
ａ）〜（ｃ）は第３の実施例において可撓性フィルムを
用いた第４の実施例の工程図である。 １・・・・・半導体素子、２・ 電極、３・・・・配線
電極、４・・・・・基板、６ ・・枠体、８・・−可撓
性フィルム、１０・・・・・・光または熱硬化性樹脂。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ２イ ３ Ｋ） ４ 第４図 イ ８
程図、第２図（ａ）〜（ｃ）は可撓性フィルムを用いた
第２の実施例を示す工程図、第３図（ａ）〜（Ｃ）は接
合に樹脂を用いた第３の実施例を示す工程図、第４図（
ａ）〜（ｃ）は第３の実施例において可撓性フィルムを
用いた第４の実施例の工程図である。 １・・・・・半導体素子、２・ 電極、３・・・・配線
電極、４・・・・・基板、６ ・・枠体、８・・−可撓
性フィルム、１０・・・・・・光または熱硬化性樹脂。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ２イ ３ Ｋ） ４ 第４図 イ ８
Claims (4)
- （１）少なくとも軟融点金属を電極上に形成した半導体
素子と、前記半導体素子の外寸と合致し、前記半導体素
子を挿入するための複数の孔を有する枠体、前記枠体を
載置し、前記半導体素子の電極と対向した位置に配線電
極を有する基板を用い、前記基板に前記枠体を載置し、
ついで前記枠体の複数の孔に前記半導体素子を挿入した
後、前記基板もしくは半導体素子を加熱することを特徴
とする実装体の製造方法。 - （２）枠体の複数の孔に半導体素子を挿入し、前記枠体
上面および半導体素子の裏面を可撓性フィルムで覆い、
前記枠体の孔の空間を減圧せしめ、前記半導体素子もし
くは基板を加熱することを特徴とする特許請求の範囲第
１項記載の実装体の製造方法。 - （３）電極を有する半導体素子と、前記半導体素子の外
寸と合致し前記半導体素子を挿入するための複数の孔を
有する枠体、前記枠体を載置し、前記半導体素子の電極
と対向した位置に配線電極を有する基板を用い、前記基
板に前記枠体を載置し、前記枠体の複数の孔もしくは前
記半導体素子の電極側に光または熱硬化性樹脂を塗布せ
しめた後、前記枠体の複数の孔に前記半導体素子を挿入
し、前記樹脂を光または熱によって硬化せしめることを
特徴とする実装体の製造方法。 - （４）枠体の複数の孔に半導体素子を挿入した後、前記
枠体上面および半導体素子の裏面を可撓性フィルムで覆
い、前記枠体の孔の空間を減圧せしめ、前記樹脂を光ま
たは熱によって硬化せしめることを特徴とする特許請求
の範囲第３項記載の実装体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12705584A JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12705584A JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616833A true JPS616833A (ja) | 1986-01-13 |
| JPH0727924B2 JPH0727924B2 (ja) | 1995-03-29 |
Family
ID=14950479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12705584A Expired - Lifetime JPH0727924B2 (ja) | 1984-06-20 | 1984-06-20 | 実装体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727924B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312142A (ja) * | 1986-05-30 | 1988-01-19 | エイ・ティ・アンド・ティ・コーポレーション | はんだ継手の形状の制御方法 |
| JPH01235341A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 半導体部品の実装方法 |
| JPH02256252A (ja) * | 1989-03-29 | 1990-10-17 | Omron Tateisi Electron Co | 電子部品の実装方法 |
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