JPS616829A - 半導体基板目合せパタ−ン形成法 - Google Patents
半導体基板目合せパタ−ン形成法Info
- Publication number
- JPS616829A JPS616829A JP59126783A JP12678384A JPS616829A JP S616829 A JPS616829 A JP S616829A JP 59126783 A JP59126783 A JP 59126783A JP 12678384 A JP12678384 A JP 12678384A JP S616829 A JPS616829 A JP S616829A
- Authority
- JP
- Japan
- Prior art keywords
- plane
- etching
- pattern
- corrosion
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 10
- 238000005260 corrosion Methods 0.000 claims description 10
- 230000007797 corrosion Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板目合せパターン形成法に関し、特に
誘電体分離基板上に設ける半導体基板目合せパターン形
成法に関する。
誘電体分離基板上に設ける半導体基板目合せパターン形
成法に関する。
誘電体分離構造を用いた集積回路用の半導体ウェーハは
通常特公昭４５−１７９８８ Ｃ以下文献１と記す）Ｋ
示すような異方性エツチングと、多結晶シリコン成長技
術を用いて以下のように作成される。すなわち、第３図
において、１１は表面を（１００） 面とする単結晶
シリコンのウェーハであシ、１２はホトエツチング技術
によって窓あけをされたシリコン酸化膜である。１３は
文献１ｇ示された技術により （１００） 面と（１
１１）面とのエツチング速度の差を利用して作成された
（１１１）面を側面とするＶ溝である。
通常特公昭４５−１７９８８ Ｃ以下文献１と記す）Ｋ
示すような異方性エツチングと、多結晶シリコン成長技
術を用いて以下のように作成される。すなわち、第３図
において、１１は表面を（１００） 面とする単結晶
シリコンのウェーハであシ、１２はホトエツチング技術
によって窓あけをされたシリコン酸化膜である。１３は
文献１ｇ示された技術により （１００） 面と（１
１１）面とのエツチング速度の差を利用して作成された
（１１１）面を側面とするＶ溝である。
第４図は第３図のウェーハ表面全体に５ｉ０２膜１２′
を作成した後１通常、気相成長技術を用いて多結晶シリ
コン支持体１４を作成した状態である。第５図は第４図
のウェー７・を裏面よシ研削除去しＶ溝の頂部が現われ
た時点で表裏うらがえしたものである。ここで単結晶Ｓ
ｉ島１１ａは互いにＳｉＯ１２′によって電気的に分離
され多結晶支持体１４中に配置される。この単結晶３ｉ
島中に拡散によＪ）ランジスタ、抵抗等を作成し集積回
路とする。ここで、第５図の誘電体分離基板に上記拡散
を行なう際に、拡散による素子を単結晶Ｓｉ島の所定の
位置に精度よく作成する必要があり１通常この目的で基
板上に作成されたパターン（目合せパターン）と拡散マ
スク上に作成された目合せパターンを重ね合わせること
で位置合わせを行なっている。
を作成した後１通常、気相成長技術を用いて多結晶シリ
コン支持体１４を作成した状態である。第５図は第４図
のウェー７・を裏面よシ研削除去しＶ溝の頂部が現われ
た時点で表裏うらがえしたものである。ここで単結晶Ｓ
ｉ島１１ａは互いにＳｉＯ１２′によって電気的に分離
され多結晶支持体１４中に配置される。この単結晶３ｉ
島中に拡散によＪ）ランジスタ、抵抗等を作成し集積回
路とする。ここで、第５図の誘電体分離基板に上記拡散
を行なう際に、拡散による素子を単結晶Ｓｉ島の所定の
位置に精度よく作成する必要があり１通常この目的で基
板上に作成されたパターン（目合せパターン）と拡散マ
スク上に作成された目合せパターンを重ね合わせること
で位置合わせを行なっている。
ここで基板上の目合せパターンとして第５図の単結晶Ｓ
ｉ島を使用した場合１文献１に述べられているようにエ
ツチング液の組成、マスクパターンの寸法形状によって
第６図に示した様にコーナ部分にアンダーカットが生じ
、（−１１１） 面取外の高次の面があられれること
がある。この結果作成された誘電体分離基板上のパター
ンは第７図に示したようにコーナ部に欠けが生じること
となる。
ｉ島を使用した場合１文献１に述べられているようにエ
ツチング液の組成、マスクパターンの寸法形状によって
第６図に示した様にコーナ部分にアンダーカットが生じ
、（−１１１） 面取外の高次の面があられれること
がある。この結果作成された誘電体分離基板上のパター
ンは第７図に示したようにコーナ部に欠けが生じること
となる。
一般に目合せは、ウェーハ上に作成された正方形その他
の図形とマスク上に作成した＃１ぼ同一の図形を重ね合
わせることによって行なわれるためウェーハ上に作成し
ようとした図形のコーナ部に欠けが生じると、マスク上
の図形との重ね合わせに支障をきたし、所望の位置合わ
せ精度が得られなくなるという欠点が生じることになる
。
の図形とマスク上に作成した＃１ぼ同一の図形を重ね合
わせることによって行なわれるためウェーハ上に作成し
ようとした図形のコーナ部に欠けが生じると、マスク上
の図形との重ね合わせに支障をきたし、所望の位置合わ
せ精度が得られなくなるという欠点が生じることになる
。
本発明の目的は誘電体分離基板上にコーナ部の欠けのな
い図形を作成し目合せパターンとして用いることによシ
、誘電体分離基板と拡散工程マスクとの位置合せ精度を
改善し、高歩留勺低価格の誘電体分離集積回路が得られ
る半導体基板目合せパターン形成法を提供することにあ
る。
い図形を作成し目合せパターンとして用いることによシ
、誘電体分離基板と拡散工程マスクとの位置合せ精度を
改善し、高歩留勺低価格の誘電体分離集積回路が得られ
る半導体基板目合せパターン形成法を提供することにあ
る。
本発明の半導体基板目合せパターン形成法は。
少なくとも第１及び第２の低次面のある結晶構造を有し
第１の面を主面とする半導体基板を準備する工程と１選
択的エツチングを行うための耐食性マスク材を形成する
工程と、前記マスクされた表面を第１及び第２の面に対
し異なるエツチング速度を有する異方性エツチングを施
す工程と、支持体を付着形成する工程と、裏面の半導体
面を除去する工程とを含む半導体基板目合せパターン形
成法において、前記耐食性マスクのヘリを第１及び第２
の面の交線と平行におき、かつエツチング後に第２の面
と除去の結果化じる除去面とで得られる少なくとも交る
１組の交線をパターンの一部として用いるよりマスク形
状を定めることによシ構成される。
第１の面を主面とする半導体基板を準備する工程と１選
択的エツチングを行うための耐食性マスク材を形成する
工程と、前記マスクされた表面を第１及び第２の面に対
し異なるエツチング速度を有する異方性エツチングを施
す工程と、支持体を付着形成する工程と、裏面の半導体
面を除去する工程とを含む半導体基板目合せパターン形
成法において、前記耐食性マスクのヘリを第１及び第２
の面の交線と平行におき、かつエツチング後に第２の面
と除去の結果化じる除去面とで得られる少なくとも交る
１組の交線をパターンの一部として用いるよりマスク形
状を定めることによシ構成される。
本発明によると、誘電体分離基板上に〔１００）方向の
みからなるパターンを形成することができ。
みからなるパターンを形成することができ。
従って目合せパターンとして使用した場合にコーナ部の
欠けがなく高精度の目合せが可能となる。
欠けがなく高精度の目合せが可能となる。
次に本発明の実施例について１図面を参照して説明する
。
。
第１図、第２図は本発明の一実施例の説明図である。な
お、半導体基板として（１００） 面を主面とするシ
リコンウェーハを考える。第１図において、２１は半導
体基板の主面（１００） 面であシ２２は耐食マスク
材であシ１図は異方性エツチング後の形状を示す。ここ
で耐食マスク材のヘリは（１００） 面と（１１１）
面の交線で［１００）方向に平行におかれている。
お、半導体基板として（１００） 面を主面とするシ
リコンウェーハを考える。第１図において、２１は半導
体基板の主面（１００） 面であシ２２は耐食マスク
材であシ１図は異方性エツチング後の形状を示す。ここ
で耐食マスク材のヘリは（１００） 面と（１１１）
面の交線で［１００）方向に平行におかれている。
ここで耐食マスク材１ｃ２７のような窓あけをほどこす
ことによシ異方性エツチングの結果２組の和文わる（１
１１）面が形成される。ここで裏面よシ半導体主面と平
行に研削を行なうことによ＃）２３．２４，２５ 。
ことによシ異方性エツチングの結果２組の和文わる（１
１１）面が形成される。ここで裏面よシ半導体主面と平
行に研削を行なうことによ＃）２３．２４，２５ 。
２６の４本の直交線が得られる。図のように和文わる（
１１１）面の間には高次の面が発生しないため２９に
示した様なエツチングによるアンダーカットは発生しな
い。このため第１図をうらがえした結果のウェーハ拡散
面には第２図に示したようなパターンが形成され３１の
部分を用いることによシ高精度の目合せが可能となる。
１１１）面の間には高次の面が発生しないため２９に
示した様なエツチングによるアンダーカットは発生しな
い。このため第１図をうらがえした結果のウェーハ拡散
面には第２図に示したようなパターンが形成され３１の
部分を用いることによシ高精度の目合せが可能となる。
以上説明したとおシ、本発明では耐蝕マスク材のへり金
和文わる少なくとも１組の（１１１）面と研削面である
（１００）面とで得られる直交線を目合せパターンの一
部として用いることによシ高精度の目合せが可能となる
という効果がある。
和文わる少なくとも１組の（１１１）面と研削面である
（１００）面とで得られる直交線を目合せパターンの一
部として用いることによシ高精度の目合せが可能となる
という効果がある。
第１図は本発明の一実施例の説明図、第２図は本発明の
一実施例の目合せパターン平面図、第３図〜第５図は本
発明に使用する誘電体分離基板の製造方法を説明するた
めに工程順に示した斜視図及び断面図、第６図は異方性
エツチングにより形成されたアンダーカット部説明図、
第７図はアンダーカットによシ形成されたパターンの欠
けを示す図である。 １１・・・・・・（１００）表面を有する単結晶シリコ
ンウェーハ、１２，１２’・・・・・・シリコン酸化Ｌ
１３・・・・・・■溝、１４・・・・・・多結晶シリコ
ン支持体。 １１ａ・・・・・・単結晶シリコン島、２１・・・・・
・半導体基板の主面、２２・・・・・・耐食マスク材、
２３，２４゜２５．２６・・・・・・研削面と（１１１
）面との直交線。 ２７・・・・−・耐食マスク材のへり％２８・・・・・
・研削面。 ２９・・・・・・アンダーカット面、３１・・・・・・
半導体基板目合せパターン。 寥／田 沼２１￥］ 招３ 剖 す４側 卆汐 回
一実施例の目合せパターン平面図、第３図〜第５図は本
発明に使用する誘電体分離基板の製造方法を説明するた
めに工程順に示した斜視図及び断面図、第６図は異方性
エツチングにより形成されたアンダーカット部説明図、
第７図はアンダーカットによシ形成されたパターンの欠
けを示す図である。 １１・・・・・・（１００）表面を有する単結晶シリコ
ンウェーハ、１２，１２’・・・・・・シリコン酸化Ｌ
１３・・・・・・■溝、１４・・・・・・多結晶シリコ
ン支持体。 １１ａ・・・・・・単結晶シリコン島、２１・・・・・
・半導体基板の主面、２２・・・・・・耐食マスク材、
２３，２４゜２５．２６・・・・・・研削面と（１１１
）面との直交線。 ２７・・・・−・耐食マスク材のへり％２８・・・・・
・研削面。 ２９・・・・・・アンダーカット面、３１・・・・・・
半導体基板目合せパターン。 寥／田 沼２１￥］ 招３ 剖 す４側 卆汐 回
Claims (1)
- 少なくとも第１及び第２の低次面のある結晶構造を有し
第１の面を主面とする半導体基板を準備する工程と、選
択的エッチングを行うための耐食性マスク材を形成する
工程と、前記マスクされた表面を第１及び第２の面に対
し異なるエッチング速度を有する異方性エッチングを施
す工程と、支持体を付着形成する工程と、裏面の半導体
面を除去する工程とを含む半導体基板目合せパターン形
成法において、前記耐食性マスクのヘリを第１及び第２
の面の交線と平行におき、かつエッチング後に第２の面
と除去の結果生じる除去面とで得られる少なくとも交る
１組の交線をパターンの一部として用いるよりマスク形
状を定めることを特徴とする半導体基板目合せパターン
形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126783A JPS616829A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せパタ−ン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126783A JPS616829A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せパタ−ン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616829A true JPS616829A (ja) | 1986-01-13 |
Family
ID=14943824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126783A Pending JPS616829A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せパタ−ン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616829A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152172A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Working method of mask alignment mark holes |
| JPS53127266A (en) * | 1977-04-13 | 1978-11-07 | Fujitsu Ltd | Forming method of marker |
| JPS5748234A (en) * | 1980-09-08 | 1982-03-19 | Fujitsu Ltd | Position adjusting method of semiconductor device |
-
1984
- 1984-06-20 JP JP59126783A patent/JPS616829A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152172A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Working method of mask alignment mark holes |
| JPS53127266A (en) * | 1977-04-13 | 1978-11-07 | Fujitsu Ltd | Forming method of marker |
| JPS5748234A (en) * | 1980-09-08 | 1982-03-19 | Fujitsu Ltd | Position adjusting method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200917354A (en) | Substrate dividing method | |
| JPS60175421A (ja) | 半導体デバイスの製作方法 | |
| TW201911452A (zh) | 半導體晶片背面圖案與正面圖案精確對準的方法 | |
| JPH04262589A (ja) | 光半導体装置の製造方法 | |
| JPS616829A (ja) | 半導体基板目合せパタ−ン形成法 | |
| JPH01225509A (ja) | 半導体基板の分割方法 | |
| JPH021901A (ja) | 位置合わせマークの形成方法 | |
| JPS616824A (ja) | 半導体基板目合せ法 | |
| JP3107624B2 (ja) | マスク位置合わせのための基準パターン形成方法 | |
| JPH07335594A (ja) | 半導体装置および半導体装置の面取り方法 | |
| JPS6289324A (ja) | 半導体装置の製造方法 | |
| JPS59208722A (ja) | 半導体集積回路装置用合せマ−ク | |
| JPH02162750A (ja) | 半導体装置の製造方法 | |
| KR960000699B1 (ko) | 반도체 기판 및 그 제조 방법 | |
| JPS62176142A (ja) | 誘電体分離基板の製造方法 | |
| CN117416925A (zh) | 一种晶圆刻蚀方法及晶圆 | |
| JPH01186624A (ja) | 半導体装置の製造方法 | |
| JPH05285936A (ja) | 半導体基板の分割方法 | |
| JPS59165421A (ja) | 半導体装置の位置合わせマ−ク | |
| JPS62173716A (ja) | マスク合わせ方法 | |
| JPS62112347A (ja) | グリツトラインの形成方法 | |
| JPS63117428A (ja) | 半導体装置の製造方法 | |
| JPS61128532A (ja) | 酸化膜エツチング方法 | |
| JP2002329899A (ja) | 圧電薄膜素子およびその製造方法 | |
| JPS62286707A (ja) | 半導体素子の製造方法 |