JPS6165468A - 高出力集積回路装置 - Google Patents
高出力集積回路装置Info
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- JPS6165468A JPS6165468A JP60188746A JP18874685A JPS6165468A JP S6165468 A JPS6165468 A JP S6165468A JP 60188746 A JP60188746 A JP 60188746A JP 18874685 A JP18874685 A JP 18874685A JP S6165468 A JPS6165468 A JP S6165468A
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
- F02P3/00—Other installations
- F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
- F02P3/04—Layout of circuits
- F02P3/0407—Opening or closing the primary coil circuit with electronic switching means
- F02P3/0435—Opening or closing the primary coil circuit with electronic switching means with semiconductor devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分桁
本発明は、特許請求の範囲第１項の上位概念に記載の高
出力集［責回路装置に関する。
出力集［責回路装置に関する。
従来の技術
この形式の高出力段として既に、自動車等の車両におけ
る点火コイルを制御するために使用することができるダ
ーリントントランジスタ回路が公知である。ドイツ連邦
共和国特許公開第３２２７５３６号公報から、モノリシ
ックに集積された半導体装置として構成されているダー
リントントランジスタ回路が公知である。この公知のト
ランジスタ回路のトランジスタは、 。
る点火コイルを制御するために使用することができるダ
ーリントントランジスタ回路が公知である。ドイツ連邦
共和国特許公開第３２２７５３６号公報から、モノリシ
ックに集積された半導体装置として構成されているダー
リントントランジスタ回路が公知である。この公知のト
ランジスタ回路のトランジスタは、 。
共通のサブストレートにプレーナ技術においてモ、ノリ
シックに集積されている。その際サブストレートは、２
つのトランジスタのコレクタ領域を形成する。この半導
体装置は、２つのトランジスタの他になお１つの分圧器
を有しており、この分圧器によって被覆電極の電位が固
定される。
シックに集積されている。その際サブストレートは、２
つのトランジスタのコレクタ領域を形成する。この半導
体装置は、２つのトランジスタの他になお１つの分圧器
を有しており、この分圧器によって被覆電極の電位が固
定される。
発明が解決しようとする問題点
保護、調整または制御機能を有する周辺回路素子は、外
部回路素子としてこの種の出力段と接続されなければな
らない。
部回路素子としてこの種の出力段と接続されなければな
らない。
問題点を解決するための手段および発明の効果これに対
して特許請求の範囲第１項の要旨に記載の特徴を有する
本発明の高出力集積回路装置は、高い集積度によって周
辺回路素子を１つの共通のサブストレートに収納するこ
とができるという利点を有する。その際製造時において
その池の場合は付加的に必要である工程が省略される。
して特許請求の範囲第１項の要旨に記載の特徴を有する
本発明の高出力集積回路装置は、高い集積度によって周
辺回路素子を１つの共通のサブストレートに収納するこ
とができるという利点を有する。その際製造時において
その池の場合は付加的に必要である工程が省略される。
１つの共通のサブストレートへの集積によって、全体の
回路に対して単一の温度条件が生じるようになり、例え
ば温度に依存する回路素子の温度補償を１、）ｉ別、晴
確に行なうことができる。周辺回路素子は半導体基本層
内の付加的なバスタブ状領域に拡散形成され、その際周
辺回路素子として能動素子オ６よび受動素子を設けるこ
とができる。抵）九の調節のためにツェナーダイオード
区間を合金ｒヒし、ひいては短絡することができる。
回路に対して単一の温度条件が生じるようになり、例え
ば温度に依存する回路素子の温度補償を１、）ｉ別、晴
確に行なうことができる。周辺回路素子は半導体基本層
内の付加的なバスタブ状領域に拡散形成され、その際周
辺回路素子として能動素子オ６よび受動素子を設けるこ
とができる。抵）九の調節のためにツェナーダイオード
区間を合金ｒヒし、ひいては短絡することができる。
本発明の特別有和な実施例において、出力段は、ドライ
バトランジスタおよびパワトランジスタを含んでいる少
７’ＩＣくとも１つのダーリントン回路を有する点火出
力段として構成されており、このダーリントン回路のコ
レクタは点火コイルに接続されておりかつそのダーリン
トン回路はドライバトランジスタのベースに接続すれて
いる入力端子を介して制御可能になっている。
バトランジスタおよびパワトランジスタを含んでいる少
７’ＩＣくとも１つのダーリントン回路を有する点火出
力段として構成されており、このダーリントン回路のコ
レクタは点火コイルに接続されておりかつそのダーリン
トン回路はドライバトランジスタのベースに接続すれて
いる入力端子を介して制御可能になっている。
ドライバトランジスタには有利には、第１および第２抵
抗から形成される分圧器が後置接続されており、これら
抵抗は異なった温度係数を有しかつそのタップは、ドラ
イバトランジスタを流れるペース電流をタップにて生じ
る電圧に依存して調整する電流制限器の制御入力側に接
続されている。その際分圧器の２つの抵抗は、有利には
イオン注入によって発生されかつ異なった高さのドーピ
ング濃度を有しており、その結果所望通りに２つの分圧
抵抗の抵抗値に対して異なった温度係数が生じる。
抗から形成される分圧器が後置接続されており、これら
抵抗は異なった温度係数を有しかつそのタップは、ドラ
イバトランジスタを流れるペース電流をタップにて生じ
る電圧に依存して調整する電流制限器の制御入力側に接
続されている。その際分圧器の２つの抵抗は、有利には
イオン注入によって発生されかつ異なった高さのドーピ
ング濃度を有しており、その結果所望通りに２つの分圧
抵抗の抵抗値に対して異なった温度係数が生じる。
本発明の有利な実施例はその他の実施態様項から明らか
である。
である。
実施例
次に本発明を図示の実施例につき図面を用いて詳細に説
明する。
明する。
第１図は、モ、ノリシックに集積された半導体装着の断
面図を示す１．この半導体基板は、２つのＰ型のバスタ
ブ状領域１，２が拡散形成されているｎ−導電型のシリ
コンから成る。Ｐ型のバスタブ状領域１は高い出力段の
部分であり、一方Ｐ型のバスタブ犬領賊２は、周囲の回
路素子に対して設けられている。第１図において、パワ
トランジスタのエミッタおよびペース接続端子に対する
金属化部３が図示されている。図示の半導体装着の残り
の表面は、二酸化シリコンから成る絶縁層４によって被
覆されており、−万下面には、コレクタＣの接続端子に
対する金属化部５が設けら、）１．ている。
面図を示す１．この半導体基板は、２つのＰ型のバスタ
ブ状領域１，２が拡散形成されているｎ−導電型のシリ
コンから成る。Ｐ型のバスタブ状領域１は高い出力段の
部分であり、一方Ｐ型のバスタブ犬領賊２は、周囲の回
路素子に対して設けられている。第１図において、パワ
トランジスタのエミッタおよびペース接続端子に対する
金属化部３が図示されている。図示の半導体装着の残り
の表面は、二酸化シリコンから成る絶縁層４によって被
覆されており、−万下面には、コレクタＣの接続端子に
対する金属化部５が設けら、）１．ている。
第２図に図示の、周辺装置に対する実施例は、バイポー
ララテラルトランジスタである。このだめにエミッタＥ
およびコレクタＣに対してｎ＋領領域Ｐ型のバスタブ状
領域２に拡散されている。
ララテラルトランジスタである。このだめにエミッタＥ
およびコレクタＣに対してｎ＋領領域Ｐ型のバスタブ状
領域２に拡散されている。
第５図に図示の周辺装置は、ｎチャネルトランジスタと
して構成されているラテラルなＭＯＳトランジスタを示
す。このトランジスタの構成は実質的に、制御重版の配
置構成によって相蹟しており、この制御電極の金属化部
は薄し・酸化層６上に被着されている。接続端子Ｓ、０
．Ｄは、ソース、ケ８−トおよびドレイン接続端子であ
る。
して構成されているラテラルなＭＯＳトランジスタを示
す。このトランジスタの構成は実質的に、制御重版の配
置構成によって相蹟しており、この制御電極の金属化部
は薄し・酸化層６上に被着されている。接続端子Ｓ、０
．Ｄは、ソース、ケ８−トおよびドレイン接続端子であ
る。
第４図は、相応のラテラルなＭ ＯＳ トランジスタの
断面図であるが、Ｐチャネルトランジスタとして構成さ
れている。このために２つのＰ型のバスタブ状領域２．
７が設げられている。
断面図であるが、Ｐチャネルトランジスタとして構成さ
れている。このために２つのＰ型のバスタブ状領域２．
７が設げられている。
オーミック抵抗Ｒを実現するために第５図によればＰ型
のバスタブ状領域８にｎ領域が拡散形成されており、こ
の領域は２つの接続端子ＡとＢとの間にある抵抗Ｒを示
す。この抵抗Ｒば、所属の高出力段のコレクタ電圧より
大きい電圧・に対して適している。高出力段のコレクタ
電圧より小さい電圧に対しては、第６図に示す抵抗Ｒが
形成される。この場合直接Ｐ型のバスタブ状領域８が抵
抗Ｒを形成する。
のバスタブ状領域８にｎ領域が拡散形成されており、こ
の領域は２つの接続端子ＡとＢとの間にある抵抗Ｒを示
す。この抵抗Ｒば、所属の高出力段のコレクタ電圧より
大きい電圧・に対して適している。高出力段のコレクタ
電圧より小さい電圧に対しては、第６図に示す抵抗Ｒが
形成される。この場合直接Ｐ型のバスタブ状領域８が抵
抗Ｒを形成する。
第７図は、Ｐ型のバスタブ状領域９内に設けられている
ＭＯ８容量の構成を示す。このためにＰ型バスタブ状領
域９にｎ＋領領域拡散形成されておりかつ第１接続端子
１０と接続されている。このコンデンサの第２接続端子
は、上記のｎ＋領領域上方に間隔をおいて配置されてい
る金属化部１１と接ワ１１されている。この間隔は、中
間に設けられている絶縁層４によって決められる。
ＭＯ８容量の構成を示す。このためにＰ型バスタブ状領
域９にｎ＋領領域拡散形成されておりかつ第１接続端子
１０と接続されている。このコンデンサの第２接続端子
は、上記のｎ＋領領域上方に間隔をおいて配置されてい
る金属化部１１と接ワ１１されている。この間隔は、中
間に設けられている絶縁層４によって決められる。
第８図尾図示の回路父性は、１つの共通の半導体基本層
に高出力段とともに集積されている複数の周辺回路素子
を有している。高出力段は例えば約５Ａの出力電流およ
び約２００■の出力電圧に対して設定することができる
。しかし相当高い電流および（ｌｌｌ嵩高電圧のために
も実現可能である。
に高出力段とともに集積されている複数の周辺回路素子
を有している。高出力段は例えば約５Ａの出力電流およ
び約２００■の出力電圧に対して設定することができる
。しかし相当高い電流および（ｌｌｌ嵩高電圧のために
も実現可能である。
３つのトランジスタＴＩ、Ｔ２．Ｔ３が周辺トランジス
タとして設けられており、その際電流制限器として用い
られるトランジスタＴ１はｎｐｎラテラルトランジスタ
として構成されており、このトランジスタのエミッタお
よびコレクタ構造は、パワトランジスタＴ６のエミッタ
と同じ工程においてＰ型バスタブ状領域に形成されてい
る。
タとして設けられており、その際電流制限器として用い
られるトランジスタＴ１はｎｐｎラテラルトランジスタ
として構成されており、このトランジスタのエミッタお
よびコレクタ構造は、パワトランジスタＴ６のエミッタ
と同じ工程においてＰ型バスタブ状領域に形成されてい
る。
トランジスタＴ１のコレクタは、ドライバトランジスタ
Ｔ４のペースおよびペース前置抵抗Ｒ１に接続されてい
る。このペース前置抵抗Ｒ１にダイオードＤ１が並列に
接続されている。
Ｔ４のペースおよびペース前置抵抗Ｒ１に接続されてい
る。このペース前置抵抗Ｒ１にダイオードＤ１が並列に
接続されている。
このダイオードのアノードはｎｐｎ トランジスタとし
て構成されているドライバトランジスタＴトランジスタ
Ｔ４のペースに接続されている。
て構成されているドライバトランジスタＴトランジスタ
Ｔ４のペースに接続されている。
ドライバトランジスタ４ば、それに後置接続されている
トランジスタＴ５およびＴ６とともにダーリントン回路
として構成されている高出力Ｅ役を形成する。
トランジスタＴ５およびＴ６とともにダーリントン回路
として構成されている高出力Ｅ役を形成する。
電流制限部の温度安定ｆヒのために、ｒライバトランジ
スタＴ４のエミッタと入力端子Ｅとの間に２つの抵抗Ｒ
４，Ｒ５から成る分圧器が挿入されており、その際抵抗
Ｒ５は調節可能な抵抗として＋：’を成されている。電
流調整のためにその池：（別の抵抗１（８が設けられて
いる。
スタＴ４のエミッタと入力端子Ｅとの間に２つの抵抗Ｒ
４，Ｒ５から成る分圧器が挿入されており、その際抵抗
Ｒ５は調節可能な抵抗として＋：’を成されている。電
流調整のためにその池：（別の抵抗１（８が設けられて
いる。
電流調整のために用いられる抵抗Ｒ４，Ｒ５゜Ｒ８は、
集積された、イオン注入によって生じる抵抗として形成
されておりかつ有利には種々異なった高さにドーピング
されており、その結果その抵抗値に関して種々異なった
温度係数が生じる。予め回路定数を決める段階で抵抗Ｒ
５の調節が可能である。半導体構造において、例えばド
イツ連邦共和国特許公開第３２０１５４５号公報に既に
記載されているように、外部から供給可能な電力によっ
て接続を変更できるように形成される。
集積された、イオン注入によって生じる抵抗として形成
されておりかつ有利には種々異なった高さにドーピング
されており、その結果その抵抗値に関して種々異なった
温度係数が生じる。予め回路定数を決める段階で抵抗Ｒ
５の調節が可能である。半導体構造において、例えばド
イツ連邦共和国特許公開第３２０１５４５号公報に既に
記載されているように、外部から供給可能な電力によっ
て接続を変更できるように形成される。
抵抗Ｒ４およびＲ５のソーキングを異ならせることによ
り、分圧器のタップにて生じる電圧は所望の温度特性を
とる。このようにして、トランジスタＴｌ電流れる電流
を、ドライバトランジスタＴ４のベースに流れるベース
電流、シたがって接続されている点火コイルＺ３を流れ
る電流工１も所望通り制限ないし調整されるように、調
整することができる。
り、分圧器のタップにて生じる電圧は所望の温度特性を
とる。このようにして、トランジスタＴｌ電流れる電流
を、ドライバトランジスタＴ４のベースに流れるベース
電流、シたがって接続されている点火コイルＺ３を流れ
る電流工１も所望通り制限ないし調整されるように、調
整することができる。
接続端子Ｂと電流制限器として用いられるトランジスタ
Ｔ１のベースとの間（Ｃ１過電圧時に出力段の遮断作用
をする第１のツェナーダイオードＺＤ１が設けられてい
る。その際ツェナー電圧は、約２０Ｖより大きいバッテ
リー電圧においてトランジスタＴ１が導通状態になりか
っそれにより高出力段が遮断されるように選択すること
ができる。ツェナーダイオードＺＤ１には、電流調整に
対するバッテリー電圧の負帰還結合として用いられる抵
抗Ｒ２が並列に接続されている。この抵抗Ｒ２およびＲ
１は、Ｐ型バスタブ状領域に設ゆられるｎ材料として実
現されている。抵抗Ｒ１は、ベースＰ型材料内に、エミ
ッタ拡散部と一緒に細いｎ型ストライプとして形成する
ことができる。
Ｔ１のベースとの間（Ｃ１過電圧時に出力段の遮断作用
をする第１のツェナーダイオードＺＤ１が設けられてい
る。その際ツェナー電圧は、約２０Ｖより大きいバッテ
リー電圧においてトランジスタＴ１が導通状態になりか
っそれにより高出力段が遮断されるように選択すること
ができる。ツェナーダイオードＺＤ１には、電流調整に
対するバッテリー電圧の負帰還結合として用いられる抵
抗Ｒ２が並列に接続されている。この抵抗Ｒ２およびＲ
１は、Ｐ型バスタブ状領域に設ゆられるｎ材料として実
現されている。抵抗Ｒ１は、ベースＰ型材料内に、エミ
ッタ拡散部と一緒に細いｎ型ストライプとして形成する
ことができる。
さらに、点火出力段の火花の生じない定常電流の遮断に
対する周辺回路素子が設けられている。このためにトラ
ンジスタＴ２．Ｔ３、別のツェナーダイオードＺＤ２お
よび別の抵抗Ｒ３およびＲ６が設けられている。
対する周辺回路素子が設けられている。このためにトラ
ンジスタＴ２．Ｔ３、別のツェナーダイオードＺＤ２お
よび別の抵抗Ｒ３およびＲ６が設けられている。
正常作動時において点火時点で同時に、外部トランジス
タとして設けられておりかつ抵抗ＲＢを介してバッテリ
ー電圧および点火コイルに接続されているトランジスタ
のうちＴＢが遮断され、ＴＡが導通されるものとする。
タとして設けられておりかつ抵抗ＲＢを介してバッテリ
ー電圧および点火コイルに接続されているトランジスタ
のうちＴＢが遮断され、ＴＡが導通されるものとする。
定常電流の遮断の場合トランジスタＴＢと同時にＴＡも
遮断されるようになっている。
遮断されるようになっている。
定常電流遮断の際トランジスタＴＡは遮断されているの
で、トランジスタＴ３．Ｔ２および抵抗Ｒ３を介して流
れる制御電流はダイオードＤ１を介してアースＫ （Ａ
Ｃ−、ｈ出ることができず、その結果ドライバトランジ
スタＴ４、したがって高出力段は、分圧器１（６によっ
て制限される、例えば３５Ｖの１次電圧において導通制
御される。これにより点火コイルＺＳの２次電圧は、点
火火花を生ぜしめない低い値にとソまる。ツェナーダイ
オードＺ［〕２ば、トランジスタＴ ３゜Ｔ２および抵
抗ｎ ３を流れる電流をトランジスタＴＡが導通しかつ
？ｂ″、庄＞３５■の場合制限する。
で、トランジスタＴ３．Ｔ２および抵抗Ｒ３を介して流
れる制御電流はダイオードＤ１を介してアースＫ （Ａ
Ｃ−、ｈ出ることができず、その結果ドライバトランジ
スタＴ４、したがって高出力段は、分圧器１（６によっ
て制限される、例えば３５Ｖの１次電圧において導通制
御される。これにより点火コイルＺＳの２次電圧は、点
火火花を生ぜしめない低い値にとソまる。ツェナーダイ
オードＺ［〕２ば、トランジスタＴ ３゜Ｔ２および抵
抗ｎ ３を流れる電流をトランジスタＴＡが導通しかつ
？ｂ″、庄＞３５■の場合制限する。
別のツェナーダイオードＺＤ３は、通常作動における電
圧制限のために用いられる。例えば６５０ｖのクランプ
電圧はこの素子によって固定することがで詫る。さらに
ダーリントン回路の出力ｆｆ１ｌｌ Ｋ逆九Ｎ匁〜Ｎへ
九九ダイオードＤ２を設けることができる。
圧制限のために用いられる。例えば６５０ｖのクランプ
電圧はこの素子によって固定することがで詫る。さらに
ダーリントン回路の出力ｆｆ１ｌｌ Ｋ逆九Ｎ匁〜Ｎへ
九九ダイオードＤ２を設けることができる。
点火出力段が導通制御される、すなわち点火コイルＺＳ
金介して電流工１が流れると、トランジスタＴＢは導通
制御され、一方トランジスタＴＡは遮断されている。そ
れから点火火花の発生のためにトランジスタＴＢは遮断
されかつトランジスタＴＡは導通制御され、その際トラ
ンジスタＴ４のベースからダイオードＤ１を介して電流
がアースに流れ出ることができ、これによって出力段は
一層迅速に遮断されるようになる。ダイオードＤ１がな
ければ、例えば１００Ωの抵抗値金有する抵抗Ｒ１が迅
速な遮断を妨げるようにする。
金介して電流工１が流れると、トランジスタＴＢは導通
制御され、一方トランジスタＴＡは遮断されている。そ
れから点火火花の発生のためにトランジスタＴＢは遮断
されかつトランジスタＴＡは導通制御され、その際トラ
ンジスタＴ４のベースからダイオードＤ１を介して電流
がアースに流れ出ることができ、これによって出力段は
一層迅速に遮断されるようになる。ダイオードＤ１がな
ければ、例えば１００Ωの抵抗値金有する抵抗Ｒ１が迅
速な遮断を妨げるようにする。
出力トランジスタＴ６は、電流センサ抵抗とも称するこ
とかでとるアース接続されている抵抗Ｒ８と接続されて
いる。パワトランジスタＴ６および抵抗Ｒ８は有利には
、相応の数のエミッタ前置抵抗を介して相互に安定化さ
れている複数の個別トランジスタの並列回路として実現
することができる。
とかでとるアース接続されている抵抗Ｒ８と接続されて
いる。パワトランジスタＴ６および抵抗Ｒ８は有利には
、相応の数のエミッタ前置抵抗を介して相互に安定化さ
れている複数の個別トランジスタの並列回路として実現
することができる。
モノリシックの集積によって、上記の特徴および機能素
子が唯一の素子において実現可能である。これにより構
造上の大きさは最小化され、付加素子の省略により高い
信頼性が得られかつコストの点で有利な製造が可能にな
る。半導体回路は例えば、パワトランジスタに対して通
常のケーシングに収６ノ１することができる。電流制限
のための外部接続形成はもはや不要である。
子が唯一の素子において実現可能である。これにより構
造上の大きさは最小化され、付加素子の省略により高い
信頼性が得られかつコストの点で有利な製造が可能にな
る。半導体回路は例えば、パワトランジスタに対して通
常のケーシングに収６ノ１することができる。電流制限
のための外部接続形成はもはや不要である。
図は本発明の詳細な説明に供するもので第１図は、周辺
回路素子を収容するために少なくとも１つの付加的に拡
散形成されたバスタブ状領域を有する集積高出力段の断
面略図であり、第２図は、周辺バイポーラ・ラテラルト
ランジスタの領域における断面略図であり、第３図は、
周辺ラテラルＭ ＯＳ トランジスタの領域における断
面略図であり（ｎチャネル）、第４図は周辺ラテラルＭ
Ｏ３トランジスタの領域における断面略図であり（ｐチ
ャネル）、第５図は高出力段のコレクタ電圧より大きい
電圧に対する周辺抵抗の領域における断面略図であり、
第６図は高出力段のコレクタ電圧より小さい電圧に対す
る周辺抵抗の領域における断面略図であり、第７図は周
辺ＭＯ３容量の断面略図であり、第８図は、温度安定化
された電流制限部および別の周辺回路素子を有する高出
力段の回路装置の回路略図である。 ２．７，８．９・・付加的なバスタブ状領域Ｈ互１ 、ＵＱｊ Ｆ１ａ、４ ｐｔａ、ｓ Ｆ／σ６
回路素子を収容するために少なくとも１つの付加的に拡
散形成されたバスタブ状領域を有する集積高出力段の断
面略図であり、第２図は、周辺バイポーラ・ラテラルト
ランジスタの領域における断面略図であり、第３図は、
周辺ラテラルＭ ＯＳ トランジスタの領域における断
面略図であり（ｎチャネル）、第４図は周辺ラテラルＭ
Ｏ３トランジスタの領域における断面略図であり（ｐチ
ャネル）、第５図は高出力段のコレクタ電圧より大きい
電圧に対する周辺抵抗の領域における断面略図であり、
第６図は高出力段のコレクタ電圧より小さい電圧に対す
る周辺抵抗の領域における断面略図であり、第７図は周
辺ＭＯ３容量の断面略図であり、第８図は、温度安定化
された電流制限部および別の周辺回路素子を有する高出
力段の回路装置の回路略図である。 ２．７，８．９・・付加的なバスタブ状領域Ｈ互１ 、ＵＱｊ Ｆ１ａ、４ ｐｔａ、ｓ Ｆ／σ６
Claims (1)
- 【特許請求の範囲】 １、コレクタが半導体基本層の部分である少なくとも１
つのプレーナ形パワトランジスタと、該パワトランジス
タのベースの導電型と同一の導電型である、前記半導体
基本層に拡散されて成るバスタブ状領域とを有する約５
Ａ以上の電流および約２００Ａ以上の電圧用の高出力集
積回路装置において、能動および受動素子として構成さ
れている周辺回路素子に対して付加的なバスタブ状領域
（２、７、８、９）が前記半導体基本層に拡散されてお
り、かつ周辺回路素子が保護および／または調整および
／または制御機能を有することを特徴とする高出力集積
回路装置。 ２、周辺能動素子は、ラテテルなバイポーラまたはＭＯ
Ｓトランジスタとして構成されている特許請求の範囲第
１項記載の高出力集積回路装置。 ３、受動素子として抵抗および／または容量が集積され
ている特許請求の範囲第１項または第２項記載の高出力
集積回路装置。 ４、ダイオードおよび／またはツェナーダイオードが付
加的なバスタブ状領域に拡散形成されている特許請求の
範囲第１項から第３項までのいづれか１項記載の高出力
集積回路装置。 ５、温度特性の調整のために種々異なつた高さのドーピ
ング濃度を有する抵抗（Ｒ４、Ｒ５、Ｒ８）が設けられ
ている特許請求の範囲第１項から第４項までのいづれか
１項記載の高出力集積回路装置。 ６、抵抗（Ｒ５）の調節のために、拡散形成されたバス
タブ状領域（２）に存在するツェナーダイオード区間が
合金化されるかないし短絡される特許請求の範囲第１項
から第５項までのいづれか１項記載の高出力集積回路装
置。 ７、高出力集積回路装置は、ドライバトランジスタ（Ｔ
４）およびパワトランジスタ（Ｔ６）を含んでいる少な
くとも１つのダーリントン回路として構成されており、
その際該ダーリントン回路の両コレクタは点火コイル（
ＺＳ）に接続されておりかつ同ダーリントン回路は前記
ドライバトランジスタ（Ｔ４）のベースに接続されてい
る入力端子（Ｂ）を介して制御可能である特許請求の範
囲第１項から第６項までのいづれか１項記載の高出力回
路装置。 ８、ドライバトランジスタ（Ｔ４）に、第１および第２
抵抗（Ｒ４、Ｒ５）から形成された分圧器が後置接続さ
れており、該分圧器の抵抗（Ｒ４、Ｒ５）は異なつた温
度係数を有し、かつ分圧器のタツプは、電流制限器の制
御入力側に接続されており、該電流制限器は、ドライバ
トランジスタ（Ｔ４）を流れるベース電流を前記タップ
において生じる電圧に依存して調整する特許請求の範囲
第７項記載の高出力集積回路装置。 ９、電流制限器として少なくとも１つのトランジスタ（
Ｔ１）が設けられており、該トランジスタのベースは、
分圧器のタップに接続されており、またコレクタはドラ
イバトランジスタ（Ｔ４）のベースに接続されており、
またエミッタは、前記ドライバトランジスタ （Ｔ４）のエミッタに接続されていない方の側の、前記
分圧器の他方の端部に接続されている特許請求の範囲第
７項または第８項記載の高出力集積回路装置。 １０、ドライバトランジスタ（Ｔ４）のベースは、ベー
ス前置抵抗（Ｒ１）を介して点火出力段の入力端子（Ｂ
）に接続されている特許請求の範囲第７項から第９項ま
でのいづれか１項記載の高出力集積回路装置。 １１、ベース前置抵抗（Ｒ１）に、ダイオード（Ｄ１）
が並列接続されており、該ダイオードのアノードはｎｐ
ｎトランジスタとして構成されているドライバトランジ
スタ（Ｔ４）のベースに接続されている特許請求の範囲
第 １０項記載の高出力集積回路装置。 １２、電流制限のために用いられるトランジスタ（Ｔ１
）は、ｎｐｎラテラルトランジスタとして構成されてお
り、該トランジスタのエミッタおよびコレクタ構造は、
パワトランジスタ（Ｔ６）のエミッタと同一工程におい
てＰ型のバスタブ状領域内に設けられている特許請求の
範囲第９項から第１１項までのいづれか１項記載の高出
力集積回路装置。 １３、電流調整のために用いられる抵抗（Ｒ４、Ｒ５、
Ｒ８）は、イオン注入によつて形成される集積抵抗とし
て構成されておりかつ異なつた濃度でドーピングされて
おり、したがつてその抵抗値に関して異なつた温度係数
を有する特許請求の範囲第７項から第１２項までのいづ
れか１項記載の高出力集積回路装置。 １４、パワトランジスタ（Ｔ６）は電流センサ抵抗とし
て用いられるエミッタ抵抗（Ｒ８）を介してアースに接
続されている特許請求の範囲第７項から第１３項までの
いづれか１項記載の高出力集積回路装置。 １５、２つの分圧抵抗の一方（Ｒ５）は調節可能である
特許請求の範囲第７項から第１４項までのいづれか１項
記載の高出力集積回路装置。 １６、火花の生じない定常電流遮断に対する付加的な回
路素子が設けられており、該回路素子はドライバトラン
ジスタ（Ｔ４）のベースを介して前以つて決められた出
力電圧に達した際パワ出力段を遮断された状態に非導通
制御し、その結果出力段の出力電圧は制限される特許請
求の範囲第７項から第１５項までのいづれか１項記載の
高出力集積回路装置。 １７、入力端子（Ｂ）と電流制限のために用いられるト
ランジスタ（Ｔ１）のベースとの間にツェナーダイオー
ド（ＺＤ１）が設けられており、該ダイオードに抵抗（
Ｒ２）が並列接続されておりかつ同ダイオードは、実質
的にツェナー電圧に相応する前以つて決められた電圧を
上回つた際に出力段を遮断する作用を行なう特許請求の
範囲第７項から第１６項までのいづれか１項記載の高出
力集積回路装置。 １８、パワトランジスタ（Ｔ６）の電流センサ抵抗（Ｒ
８）は、局部的な電流の集中（ホット・スポット）を回
避するために分割されたエミッタバラスト抵抗として構
成されている特許請求の範囲第１４項から第１７項まで
のいづれか１項記載の高出力集積回路装置。 １９、Ｐ型のバスタブ状領域（８）内に形成された抵抗
（Ｒ）は、該抵抗を取り囲むＰ型材料より正の電位を有
するｎ型材料から成る特許請求の範囲第１項から第１８
項までのいづれか１項記載の高出力集積回路装置。 ２０、点火コイル（ＺＳ）は、集積された出力段ととも
に共通のケーシングに収納されている特許請求の範囲第
７項から第１９項までのいづれか１項記載の高出力集積
回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3431676.0 | 1984-08-29 | ||
| DE19843431676 DE3431676A1 (de) | 1984-08-29 | 1984-08-29 | Integrierte leistungsendstufe |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165468A true JPS6165468A (ja) | 1986-04-04 |
| JP2553037B2 JP2553037B2 (ja) | 1996-11-13 |
Family
ID=6244145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188746A Expired - Lifetime JP2553037B2 (ja) | 1984-08-29 | 1985-08-29 | 高出力集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4755694A (ja) |
| EP (1) | EP0174473B1 (ja) |
| JP (1) | JP2553037B2 (ja) |
| DE (2) | DE3431676A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228639B (en) * | 1989-02-17 | 1992-07-15 | Motorola Semiconducteurs | Protected darlington transistor arrangement |
| US4968901A (en) * | 1989-05-16 | 1990-11-06 | Burr-Brown Corporation | Integrated circuit high frequency input attenuator circuit |
| DE4031350A1 (de) * | 1990-10-04 | 1992-04-09 | Bosch Gmbh Robert | Spannungsbegrenzung fuer eine transistorschaltung |
| US6544379B2 (en) * | 1993-09-16 | 2003-04-08 | Hitachi, Ltd. | Method of holding substrate and substrate holding system |
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| SE513677C2 (sv) * | 1996-11-08 | 2000-10-23 | Ericsson Telefon Ab L M | Anordning för att stabilisera slutsteg jämte slutsteg |
| KR19990072936A (ko) | 1998-02-27 | 1999-09-27 | 가나이 쓰도무 | 아이솔레이터및그것을사용하는모뎀장치 |
| US6861909B1 (en) | 2002-06-17 | 2005-03-01 | Sirenza Microdevices, Inc. | High voltage-wide band amplifier |
| US6806778B1 (en) | 2003-02-18 | 2004-10-19 | Sirenza Microdevices, Inc. | Darlington cascode |
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Family Cites Families (19)
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| DE3123667C2 (de) * | 1981-06-15 | 1985-04-18 | Robert Bosch Gmbh, 7000 Stuttgart | Darlington-Transistorschaltung |
| DE3201545A1 (de) * | 1982-01-20 | 1983-07-28 | Robert Bosch Gmbh, 7000 Stuttgart | Planare halbleiteranordnung |
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| DE3324476A1 (de) * | 1982-07-17 | 1984-02-02 | Robert Bosch Gmbh, 7000 Stuttgart | Darlington-transistorschaltung |
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-
1984
- 1984-08-29 DE DE19843431676 patent/DE3431676A1/de not_active Ceased
-
1985
- 1985-07-23 EP EP85109212A patent/EP0174473B1/de not_active Expired - Lifetime
- 1985-07-23 DE DE8585109212T patent/DE3576017D1/de not_active Expired - Lifetime
- 1985-08-29 JP JP60188746A patent/JP2553037B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-01 US US07/070,098 patent/US4755694A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3431676A1 (de) | 1986-03-13 |
| US4755694A (en) | 1988-07-05 |
| JP2553037B2 (ja) | 1996-11-13 |
| DE3576017D1 (de) | 1990-03-15 |
| EP0174473B1 (de) | 1990-02-07 |
| EP0174473A1 (de) | 1986-03-19 |
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