JPS6161430B2 - - Google Patents
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- Publication number
- JPS6161430B2 JPS6161430B2 JP55124088A JP12408880A JPS6161430B2 JP S6161430 B2 JPS6161430 B2 JP S6161430B2 JP 55124088 A JP55124088 A JP 55124088A JP 12408880 A JP12408880 A JP 12408880A JP S6161430 B2 JPS6161430 B2 JP S6161430B2
- Authority
- JP
- Japan
- Prior art keywords
- branch
- instruction
- storage means
- microinstruction
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 12
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御の情報処理装
置に関する。
置に関する。
近年、電子計算機などの情報処理装置がより複
雑な分野に用いられるにつれて、ソフトウエアも
大規模なものとなり、そのデバツグがますます重
要な問題になつて来ている。このため従来より
種々のデバツグ援助手段が工夫されて来ている
が、このうちの一つに分岐トレース機能がある。
雑な分野に用いられるにつれて、ソフトウエアも
大規模なものとなり、そのデバツグがますます重
要な問題になつて来ている。このため従来より
種々のデバツグ援助手段が工夫されて来ている
が、このうちの一つに分岐トレース機能がある。
これは情報処理装置が分岐命令を実行した結
果、もし分岐が行なわれるならば、その分岐命令
が存在したメモリ番地を専用の分岐トレースレジ
スタ（BTR）に格納しておく機能であり、後で
このBTRの内容を調べることにより、プログラ
ムのどの部分へ分岐が起つたかわかるので、プロ
グラム・デバツグに非常に役立つものである。
果、もし分岐が行なわれるならば、その分岐命令
が存在したメモリ番地を専用の分岐トレースレジ
スタ（BTR）に格納しておく機能であり、後で
このBTRの内容を調べることにより、プログラ
ムのどの部分へ分岐が起つたかわかるので、プロ
グラム・デバツグに非常に役立つものである。
ところで一般の情報処理装置では、これから実
行する命令のメモリ番地がロケーシヨン・カウン
タ（LOC）に保持されており、命令の実行に入
るとともにこのLOCの値は増加されて次に実行
する予定の命令の番地を有するようになるのが普
通である。そのため分岐が行なわれるときに、単
にLOCの内容をBTRに移したのでは、分岐命令
が存在する番地とは異なる値が入つてしまうこと
になり、これを避けるため、従来の情報処理装置
ではLOCの値を補正する回路を特別に設けて、
分岐命令の番地が正しくBTRに格納されるよう
にしていた。しかしながら、この方法は補正回路
の分だけ余計にハードウエアが必要となるので、
実装面及びコスト面から好ましくない。更にはこ
のため、小規模な情報処理装置では、分岐トレー
ス機能を付加することとあきらめなければならな
い場合もあり、ハードウエア量を増加させないで
分岐トレースを実現する方法が望まれていた。
行する命令のメモリ番地がロケーシヨン・カウン
タ（LOC）に保持されており、命令の実行に入
るとともにこのLOCの値は増加されて次に実行
する予定の命令の番地を有するようになるのが普
通である。そのため分岐が行なわれるときに、単
にLOCの内容をBTRに移したのでは、分岐命令
が存在する番地とは異なる値が入つてしまうこと
になり、これを避けるため、従来の情報処理装置
ではLOCの値を補正する回路を特別に設けて、
分岐命令の番地が正しくBTRに格納されるよう
にしていた。しかしながら、この方法は補正回路
の分だけ余計にハードウエアが必要となるので、
実装面及びコスト面から好ましくない。更にはこ
のため、小規模な情報処理装置では、分岐トレー
ス機能を付加することとあきらめなければならな
い場合もあり、ハードウエア量を増加させないで
分岐トレースを実現する方法が望まれていた。
本発明は以上の実情を考慮してなされたもの
で、マイクロプログラム制御の情報処理装置にお
いて、ハードウエア量、更には命令実行時間を増
すことなく、分岐トレース機能を実現することを
目的としている。
で、マイクロプログラム制御の情報処理装置にお
いて、ハードウエア量、更には命令実行時間を増
すことなく、分岐トレース機能を実現することを
目的としている。
以下本発明の実施例を説明するが、その前にま
ず基本的な考え方を説明しておく。
ず基本的な考え方を説明しておく。
一般にマイクロプログラム制御の情報処理装置
においては、一命令を実行するのに必要なマイク
ロ命令数はできるだけ増したくないのが普通であ
る。これはマイクロ命令数が増加すればそれに比
例して命令実行時間も長くなり、また必要な記憶
容量も大きくなるからである。それ故、BTR格
納時に必要なLOCの値の補正を、マイクロ命令
を追加することによつて実現することは望ましく
ない。ところで分岐命令の実行にあたつては、ま
ず分岐を行なうか否かの判定が必要であるが、通
常はこの判断を行なうマイクロ命令を実行中、演
算器（ALU）は使用されていない。従つてこの
時のALUを使用してLOCの値を補正すれば、分
岐命令の実行時間を増加せず、しかも特別なハー
ドウエアを付加することなしに分岐トレース機能
が実現できることになる。
においては、一命令を実行するのに必要なマイク
ロ命令数はできるだけ増したくないのが普通であ
る。これはマイクロ命令数が増加すればそれに比
例して命令実行時間も長くなり、また必要な記憶
容量も大きくなるからである。それ故、BTR格
納時に必要なLOCの値の補正を、マイクロ命令
を追加することによつて実現することは望ましく
ない。ところで分岐命令の実行にあたつては、ま
ず分岐を行なうか否かの判定が必要であるが、通
常はこの判断を行なうマイクロ命令を実行中、演
算器（ALU）は使用されていない。従つてこの
時のALUを使用してLOCの値を補正すれば、分
岐命令の実行時間を増加せず、しかも特別なハー
ドウエアを付加することなしに分岐トレース機能
が実現できることになる。
次に図面を参照して、本発明の一実施例を説明
する。第１図は本発明の説明に必要な最小部分を
示す概略ブロツク図である。同図において、１は
実行中の命令を格納する命令レジスタ、２は命令
レジスタ１中の命令実行に必要なマイクロ命令列
のうち現在実行中のマイクロ命令を格納するマイ
クロ命令レジスタ、３はマイクロ命令レジスタ２
中のマイクロ命令をデコードし各種の内部制御信
号を発生する制御部、４は次に実行する命令の番
地を保持するロケーシヨン・カウンタ（LOC）、
５は直前に分岐が行なわれた分岐命令が存在する
メモリ番地を格納しておく分岐トレース・レジス
タ（BTR）、６は演算器（ALU）、７はALU６の
一方の入力データを保持する補助レジスタ、８は
LOC４の値を補正するための数値“２”を作る
データ発生回路、９はALU６の一方の入力デー
タ源として補助レジスタ７又はデータ発生回路８
のいずれかを選ぶ選択回路、１０はALU６へ他
の入力データを送るためのソースバス、１１は
ALU６の出力（演算結果）をLOC４，BTR５等
に送るためのデステイネーシヨン・バスである。
する。第１図は本発明の説明に必要な最小部分を
示す概略ブロツク図である。同図において、１は
実行中の命令を格納する命令レジスタ、２は命令
レジスタ１中の命令実行に必要なマイクロ命令列
のうち現在実行中のマイクロ命令を格納するマイ
クロ命令レジスタ、３はマイクロ命令レジスタ２
中のマイクロ命令をデコードし各種の内部制御信
号を発生する制御部、４は次に実行する命令の番
地を保持するロケーシヨン・カウンタ（LOC）、
５は直前に分岐が行なわれた分岐命令が存在する
メモリ番地を格納しておく分岐トレース・レジス
タ（BTR）、６は演算器（ALU）、７はALU６の
一方の入力データを保持する補助レジスタ、８は
LOC４の値を補正するための数値“２”を作る
データ発生回路、９はALU６の一方の入力デー
タ源として補助レジスタ７又はデータ発生回路８
のいずれかを選ぶ選択回路、１０はALU６へ他
の入力データを送るためのソースバス、１１は
ALU６の出力（演算結果）をLOC４，BTR５等
に送るためのデステイネーシヨン・バスである。
また命令を格納しておくメイン・メモリ（第１
図では省略）はバイト単位でアドレスが付けられ
ており、更に命令で全て２バイトで構成されてい
る。
図では省略）はバイト単位でアドレスが付けられ
ており、更に命令で全て２バイトで構成されてい
る。
第１図に示す情報処理装置の動作は次の様であ
る。まずLOC４で指定される命令がメイン・メ
モリから読み出されて命令レジスタ１にセツトさ
れ、これと同時にLOC４は次の命令の番地を示
すように２カウント・アツプされる。この後命令
レジスタ１中の命令に対応するマイクロ命令列が
順次マイクロプログラム・メモリ（図示せず）よ
り読み出されてマイクロ命令レジスタ２に格納さ
れ、これらが制御部３によつて実行されて行くこ
とにより、命令レジスタ１中の命令が実行され
る。
る。まずLOC４で指定される命令がメイン・メ
モリから読み出されて命令レジスタ１にセツトさ
れ、これと同時にLOC４は次の命令の番地を示
すように２カウント・アツプされる。この後命令
レジスタ１中の命令に対応するマイクロ命令列が
順次マイクロプログラム・メモリ（図示せず）よ
り読み出されてマイクロ命令レジスタ２に格納さ
れ、これらが制御部３によつて実行されて行くこ
とにより、命令レジスタ１中の命令が実行され
る。
分岐命令が読み出されて命令レジスタ１に格納
された場合には、第２図に示すマイクロ命令（ジ
ヤンプマイクロ命令）が一番最初に実行される。
同図において、OPフイールドにはジヤンプ・マ
イクロ命令を他のマイクロ命令から区別するコー
ドが割り当てられている。
された場合には、第２図に示すマイクロ命令（ジ
ヤンプマイクロ命令）が一番最初に実行される。
同図において、OPフイールドにはジヤンプ・マ
イクロ命令を他のマイクロ命令から区別するコー
ドが割り当てられている。
このジヤンプ・マイクロ命令の実行にあたつて
は、まず命令レジスタ１中の分岐命令の分岐条件
と、情報処理装置内の内部ステータスとが比較さ
れ、分岐条件が成立するならば、第２図のADR
フイールドで示される番地のマイクロ命令が次に
実行されることになる。もし分岐条件が成立しな
いならば、ジヤンプ・マイクロ命令の次の番地に
あるマイクロ命令が実行される。
は、まず命令レジスタ１中の分岐命令の分岐条件
と、情報処理装置内の内部ステータスとが比較さ
れ、分岐条件が成立するならば、第２図のADR
フイールドで示される番地のマイクロ命令が次に
実行されることになる。もし分岐条件が成立しな
いならば、ジヤンプ・マイクロ命令の次の番地に
あるマイクロ命令が実行される。
一方このマイクロ命令実行中に、LOC４の内
容がソース・バス１０を通してALU６の第一の
入力端に与えられ、またデータ発生回路８によつ
て作られたデータ、すなわち２が選択回路９を介
してALU６の第２の入力端に与えられる。ALU
６は第１の入力端にあるデータから第２の入力端
にあるデータを引き去る様に制御され、その演算
結果はデステイネーシヨン・バス１１に出力され
る。LOC４の内容は命令レジスタ１中の分岐命
令がある番地より２番地進んでいるため、デステ
イネーシヨン・バス１１上の値は分岐命令がある
番地そのものである。この値は前記の分岐条件が
成立しない場合にはそのまま捨てられるが、分岐
条件が成立した場合、すなわち分岐が行なわれる
場合にはBTR５に格納され、これによつて分岐
トレースが実現される。
容がソース・バス１０を通してALU６の第一の
入力端に与えられ、またデータ発生回路８によつ
て作られたデータ、すなわち２が選択回路９を介
してALU６の第２の入力端に与えられる。ALU
６は第１の入力端にあるデータから第２の入力端
にあるデータを引き去る様に制御され、その演算
結果はデステイネーシヨン・バス１１に出力され
る。LOC４の内容は命令レジスタ１中の分岐命
令がある番地より２番地進んでいるため、デステ
イネーシヨン・バス１１上の値は分岐命令がある
番地そのものである。この値は前記の分岐条件が
成立しない場合にはそのまま捨てられるが、分岐
条件が成立した場合、すなわち分岐が行なわれる
場合にはBTR５に格納され、これによつて分岐
トレースが実現される。
以上説明したように本発明によればLOC４の
値の補正回路として、すでに存在しているALU
６を使用するので、分岐トレース機能実現のため
に必要となるハードウエア追加量はほとんどな
い。実際データ発生回路８はあらかじめ決まつて
いるデータ・パターンを出力するだけなので簡単
なゲート回路で構成できるものである。
値の補正回路として、すでに存在しているALU
６を使用するので、分岐トレース機能実現のため
に必要となるハードウエア追加量はほとんどな
い。実際データ発生回路８はあらかじめ決まつて
いるデータ・パターンを出力するだけなので簡単
なゲート回路で構成できるものである。
更に本発明は、分岐条件の判定と同時にLOC
４の値を補正を行なうので、分岐トレース機能を
実現することによる命令実行時間の増加はない。
４の値を補正を行なうので、分岐トレース機能を
実現することによる命令実行時間の増加はない。
なおジヤンプ・マイクロ命令は、分岐条件の判
定とLOC４の値の補正及び分岐成立時に補正値
をBTR５に格納するものであればよく、それ以
外の仕様は本発明とは直接関係がないものであ
る。
定とLOC４の値の補正及び分岐成立時に補正値
をBTR５に格納するものであればよく、それ以
外の仕様は本発明とは直接関係がないものであ
る。
第１図は本発明の一実施例の装置の概略ブロツ
ク図、第２図は本発明の一実施例の装置が実行す
るマイクロ命令のフオーマツトを示す図である。 １……命令レジスタ、２……マイクロ命令レジ
スタ、３……制御部、４……ロケーシヨン・カウ
ンタ、５……分岐トレース・レジスタ、６……演
算器、７……補助レジスタ、８……データ発生回
路、９……選択回路、１０……ソース・バス、１
１……デステイネーシヨン・バス。
ク図、第２図は本発明の一実施例の装置が実行す
るマイクロ命令のフオーマツトを示す図である。 １……命令レジスタ、２……マイクロ命令レジ
スタ、３……制御部、４……ロケーシヨン・カウ
ンタ、５……分岐トレース・レジスタ、６……演
算器、７……補助レジスタ、８……データ発生回
路、９……選択回路、１０……ソース・バス、１
１……デステイネーシヨン・バス。
Claims (1)
- １ マイクロプログラム制御の情報処理装置にお
いて、次に実行する予定の命令の番地を保持する
第１の記憶手段と、直前に分岐が行なわれた分岐
命令の番地を保持する第２の記憶手段と、あらか
じめ定められたデータを出力するデータ発生回路
と、命令の処理に共通に使用される演算器と、マ
イクロ命令セツト中にある特定のマイクロ命令を
有し、前記特定のマイクロ命令の実行にあたつて
は、分岐命令で指定される分岐条件が成立するか
否かを判断して分岐信号を発生すると同時に、第
１の記憶手段の内容と前記データ発生回路の出力
とを前記演算器に送つて演算し、その演算結果を
第２の記憶手段の入力端に与えることと、更に前
記分岐信号が分岐条件成立を示す場合にだけ、前
記演算結果を第２の記憶手段に格納することを特
徴とする分岐トレース機能を有する情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124088A JPS5750056A (en) | 1980-09-09 | 1980-09-09 | Information processor having branch trace function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124088A JPS5750056A (en) | 1980-09-09 | 1980-09-09 | Information processor having branch trace function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750056A JPS5750056A (en) | 1982-03-24 |
| JPS6161430B2 true JPS6161430B2 (ja) | 1986-12-25 |
Family
ID=14876621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55124088A Granted JPS5750056A (en) | 1980-09-09 | 1980-09-09 | Information processor having branch trace function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750056A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540652B2 (ja) * | 1990-06-01 | 1996-10-09 | 株式会社東芝 | 半導体装置 |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
-
1980
- 1980-09-09 JP JP55124088A patent/JPS5750056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750056A (en) | 1982-03-24 |
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