JPH0357498B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用用野〕 本発明は、ベクトル命令を実行する機構（内蔵
型アレイプロセツサ、以下IAPと略記する）を有
する電子計算機に係り、特に、条件コード（以下
CCと略記する）をセツトするベクトル命令の処
理方式に関する。

〔発明の背景〕 本発明で対象とする計算機システムを第５図に
示す。命令ユニツト１０は記憶制御ユニツト２０
を介して主記憶装置３０より命令語を読み出し、
該命令語中の命令コードを解読し、それにしたが
つてオペランドデータを主記憶装置３０または図
示しないレジスタより読み出して演算ユニツト４
０に送り、命令の実行を行わせる。演算ユニツト
４０は、制御部４１によつて演算器４２を制御し
て、前記のようにして送られたきたオペランドデ
ータを演算し、演算結果を主記憶装置３０または
レジスタに格納する。演算ユニツト４０の制御部
４１は制御記憶を内蔵し、そこにマイクロプログ
ラム（マイクロ命令群）を記憶している。実行す
る命令が命令ユニツト１０によつて定められる
と、その命令に対応するマイクロ命令群が制御記
憶から順次読み出され、デコードされて演算部４
２のコントロール信号となる。１つのマイクロ命
令は、１マシンサイクルで実行される。

IAP５０は、ベクトル命令を実行するユニツト
である。IAP５０は演算ユニツト４０の場合と同
様に制御部５１と演算部５２を含み、命令ユニツ
ト１０および記憶制御ユニツト２０によつて送ら
れてきたオペランドデータを、制御部４１中のマ
イクロプログラムに従つて演算器５２で演算し、
演算結果を主記憶装置３０またはレジスタに格納
する。制御部５１はベクトル命令が実行されてい
る間、演算部５２の制御を行う。

第６図はベクトル命令の仕様を示したものであ
る。命令のR1フイールドで示された汎用レジス
タで、ベクトルの初期カウント、次の番号の汎用
レジスタでベクトル長を示す。R3フイールドで
示されたアドレスにはOAV（Operand Address
Table）というテーブルがあり、後述する第２オ
ペランド、第３オペランド、第１オペランドの
VDT（Vector Data Table）コントロールベク
トルのアドレスを格納している。該アドレスで示
されたVDTには、ベクトルの先頭のアドレスと
ベクトルの各要素の間隔（インクリメント値とい
う）が格納されている。以上のデータより、ベク
トルの各要素のアドレスが計算される。B2フイ
ールドで示された汎用レジスタの値に、D2フイ
ールドの値を加えたアドレスにある８バイトデー
タの８ビツトは、ベクトル命令の副指令を表わ
し、ベクトル命令の種類を示す。

本発明にかゝわるベクトル命令は、条件コード
（CC）をセツトする仕様の命令である。こゝでは
その一例として、VSM（Vector Sum）命令をと
りあげることにする。

VSM命令の仕様は、以下の通りである。第１
オペランドはスカラであり、R1フイールドで示
された浮動小数点レジスタにある。第２オペラン
ドはベクトルであり、第６図のようにアドレスづ
けされる。第１オペランドと第２オペランドの各
ベクトル要素が加えられ、その総和がR1フイー
ルドで示された浮動小数点レジスタに格納され
る。たゞし、演算はコントロールベクトルという
ベクトルの制御をうける。コントロールベクトル
は、０，１からなるベクトルであり、第２オペラ
ンドのベクトル長分だけの要素をもつているコン
トロールベクトルの各要素は、同一要素番号の第
２オペランドの要素に対応し、コントロールベク
トル要素が１のときのみ演算をし、０のとき実行
しない。そして演算の最終結果に対し、CCが以
下のように決定される。

CC＝０…結果がゼロ CC＝１…結果が負 CC＝２…結果が正 ただし、ベクトル長が０またはコントロールベ
クトルがすべて０の場合、即ち、演算を一度も行
わない場合は、演算開始時の浮動小数点レジスタ
の内容によつてCCを決める。

第７図は従来のIAPの演算部５２の詳細構成図
である。５２１，５２２はワークレジスタであ
り、レジスタ（WBR）５２１には第１オペラン
ド、演算の中間および最終結果が格納される。レ
ジスタ（WAR）５２２には、第２オペランドが
格納される。加算器５２３はレジスタ５２１とレ
ジスタ５２２の値を演算する。レジスタ５２５に
は、演算結果がセツトされる。レジスタ５２４は
前述の浮動小数点レジスタ（FPR）である。セ
レクタ５２９は、CC生成論理回路５２６に入る
データを、レジスタ５２１からのデータにするか
レジスタ５２５からのデータにするか切り分け
る。CC生成論理５２６は、入力データに関し、
前述の基準に従つてCCを定める。レジスタ５２
７は該CCをセツトする。

第８図は従来のIAPにおけるVSM命令のマイ
クロプログラムフローの概略を示したものであ
る。このフローに従つて第７図の動作を説明す
る。なお、レジスタ５２１には命令ユニツト１０
により前もつて第１オペランドがセツトされてい
るとする。

ステツプ１でコントロールベクトルのレジスタ
５２８への格納を行い、ステツプ２でIAP内の各
制御レジスタをVSM命令にあわせてイニシヤラ
イズする。ステツプ３で第２オペランドの１番目
の画素（エレメント１と書くことにする）を読み
出す。ステツプ４では、読み出されたエレメント
１をレジスタ５２２にセツトする。また、次エレ
メント２を読み出す。ステツプ５で、レジスタ５
２２（エレメント１）をレジスタ５２１（第２オ
ペランド）に加え、結果を対応するコントロール
ベクトルが１ならば、レジスタ５２１とレジスタ
５２５にセツトする。また、読み出されたエレメ
ント２をレジスタ５２２にセツトする。そして、
エレメント３を読み出す。

ステツプ６では、レジスタ５２５（第１オペラ
ンド＋エレメント１）の値からCC生成論理回路
５２６でCCを作成し、対応するコントロールベ
クトルが１ならばレジスタ５２７にセツトする。
また、レジスタ５２１（第１オペランド＋エレメ
ント１）にレジスタ５２２（エレメント２）を加
えて、対応するコントロールベクトルが１なら
ば、結果をレジスタ５２１，５２５にセツトす
る。そして、読み出されたエレメント３をレジス
タ５２２にセツトし、エレメント４を読み出す。

以後、ステツプ６をエレメント数−３回繰り返
し、その度ごとにエレメントは１つずつ先に行
く。ステツプｎ−４〜ｎ−２で最終エレメントが
処理され、最終結果がレジスタ５２１に入る。ス
テツプｎ−１でセレクタ５２９をレジスタ５２１
側にし、ステツプｎでレジスタ５２１のデータか
らCCを生成し、レジスタ５２７にセツトする。

以上の動作を図示したものが第９図である。図
中、OP１は第１オペランドを、a_iは第２オペラ
ンドのエレメントｉを表わす。a_Nは最終エレメン
トを表わす。

こゝで、ステツプｎ−１とｎは後処理であり、
以下の理由により必要なものである。コントロー
ルベクトルが全て０、またはベクトル長＝０の場
合、一度も演算をしないわけだから、レジスタ５
２７は一度もセツトされない。すなわち、CCは
前の命令のCCが残つたまゝである。仕様では、
このような場合、演算開始前の浮動小数点レジス
タの値によつてCCを決めることになつている。
演算は一度もしないわけだから、演算開始時の浮
動小数点レジスタの値がレジスタ５２１に残つて
いるので、レジスタ５２１の値を使つてCCをセ
ツトするのである。

このように、従来の計算機システムでは、マイ
クロプログラムによる後処理（第８図のステツプ
ｎ−１，ｎ）でCCをセツトし直しており、ベク
トル命令の実行時間がが長くなるという欠点があ
つた。

〔発明の目的〕

本発明の目的は、IAPを有する計算機システム
において、従来のベクトル命令の処理ではCCの
再セツトによつて実行時間が長くかゝつた後処理
を短縮することにより、ベクトル命令の実行を高
速化にする処理方式を提供することにある。

〔発明の概要〕

本発明は、従来、マイクロプログラムによる後
処理中で行つていたCCのセツトを、実際に演算
が始まる前にハードウエアで第１オペランド＋０
の演算を実行して行うことにより、後処理でCC
をセツトする場合のオーバヘツドをなくしたこと
を特徴とするものである。

〔発明の実施例〕

第１図は本発明の一実施例の構成図であり、従
来の第７図に対応するものである。第７図と比
べ、セレクタ５２９がなくなつた以外、それほど
大きな構成上の相違はない。従つて、各部の働き
も第７図と同じである。

本発明の主眼は制御部５１の構成にある。第２
図は制御部５１の構成例を示したものである。

第２図において、制御部５１はT0，T1，T2，
T3の４相クロツクで動くとしている。レジスタ
５１０〜５１８はT1セツト、レジスタ５１９、
５１ＡはT2セツトである。信号５３は、マイク
ロプログラムで「演算実行」を指定すると、第５
図における演算ユニツト４０の制御部４１から送
出され、そのサイクルのT0から１サイクルの間
出る。信号５４はマイクロプログラムの実行信号
であり、同じく演算ユニツト４０の制御部４１か
ら出て、そのサイクルのT0からT2まで出る。信
号５５はベクトル命令の副指令を表わし、同じく
演算ユニツト４０の制御部４１から出て、マイク
ロプログラムで「副指令をレジスタ５１４にセツ
ト」を指定すると、そのサイクルのT0から１サ
イクルの間出る。信号５６は、副指令をレジスタ
５１４にセツトすることを表わし、同じく演算ユ
ニツト４０の制御部４１から送出され、マイクロ
プログラムで「副指令をレジスタ５１４にセツ
ト」を指定すると、そのサイクルのT0から１サ
イクルの間に出る。

レジスタ５１０，５１１，５１２，５１３は、
演算のステージを表わす。以下、これらのレジス
タを演算サイクルレジスタ群と呼ぶことにする。
マイクロプログラムで「演算実行」を指示する
と、そのサイクルのT1でレジスタ５１０が１に
なり、その後、信号５４が来るたびに（すなわ
ち、マイクロ命令が１ステツプ実行されるたび
に）、レジスタ５１０の値はレジスタ５１１，５
１２，５１３と移る。レジスタ５１４は、命令の
開始時にベクトル命令の副指令が格納され、次の
命令時まで内容は不変でデコーダ５１Ｂによつて
デコードされ、そのデコード信号が演算部５２の
制御信号になる。

レジスタ５１８は、ベクトル命令開始時に１サ
イクルの間だけ１になる。レジスタ５１４，５１
８より、VSM命令が起動されたことを示す信号
５９が出る。以後、信号５４が来るたびに（すな
わち、マイクロ命令が１ステツプ実行されるたび
に）、信号５９の値はレジスタ５１５，５１６、
５１７へと移る。すなわち、レジスタ５１８はレ
ジスタ５１５，５１６，５１７は、ベクトル命令
の開始時に起動される所のいわばダミーの演算ス
テージを形成している。これにより、命令で指定
するオペランドが演算する前に起動される。これ
らのレジスタをダミーサイクル・レジスタ群に呼
ぶことにする。

レジスタ５１１と５１５はオアされて、T2で
レジスタ５１９にセツトされ、信号５４とアンド
がとられて信号５７になる。同様に、レジスタ５
１２と５１６はオアされて、T2でレジスタ５１
Ａにセツトされ、信号５４とアンドがとられて信
号５８になる。信号５７はレジスタ６２５（加算
器６２３の出力レジスタ）のセツト信号、信号５
８はレジスタ６２７（CCレジスタ）のセツト信
号である。なお、レジスタ６２２，６２１のセツ
ト信号については、本発明と直接関係がないので
省略する。

本発明によるIAP５０によつてVSM命令を実
行するマイクロプログラムの一例を第３図に示
す。第８図の従来のマイクロプログラムと異なる
点は、ステツプ２における制御レジスタのイニシ
ヤライズが副指令のレジスタ５１４へのセツトに
変わつた点と、演算とCCのセツトをハードウエ
ア制御にして、マイクロプログラムで「演算実
行」を指定すればハードウエアがそのサイクルで
演算実行して、結果をレジスタ５２１，５２５に
セツトし、次のサイクルでCCをセツトするよう
にした点で、及び後処理でCCの再セツトを行わ
ない点である。

第３図のマイクロプログラムを実行したときの
タイムチヤートを第４図に示す。

命令開始に先立つて、命令ユニツト１０はレジ
スタ６２２で“０”、レジスタ６２１に第１オペ
ランド（レジスタ６２４の内容）をセツトしてい
る。ステツプ２のT1でレジスタ５１４に副指令
（VSM）がセツトされ、以後、次の命令まで値を
保つ。また、ステツプ２のT1でレジスタ５１８
が１になり、ステツプ３，４，５で、この値がレ
ジスタ５１５，５１６，５１７へと移る。ステツ
プ３，４，５，６，７では「演算実行」が指定さ
れているので、それぞれのサイクルのT1でレジ
スタ５１０がセツトされ、ステツプごとに、その
値がレジスタ５１１，５１２，５１３へと移る。

結果、レジスタ５１８、レジスタ５１５，５１
６，５１７のダミーサイクル・レジスタ群による
信号５７はステツプ４のT0で、信号５８はステ
ツプ５のT0でそれぞれ出力され、「第１オペラン
ド＋０」がステツプ４のT1でレジスタ６２５，
６２１に、この「第１オペランド＋０」に対応す
るCCが、ステツプ５のT1でレジスタ６２７に入
る。レジスタ５１０，５１１，５１２，５１３の
演算サイクルレジスタ群による信号５７はステツ
プ５以後に、信号５８はステツプ６以後に出る。

演算ステージレジスタによる実行の様子は第４
図の通り、「演算実行」を指定したサイクルの次
の次のサイクルのT1で演算結果がレジスタ６２
５にセツトされ、その次のサイクルでCCがセツ
トされる。この時対応するコントロールベクトル
が０であると、レジスタ６２５，６２７のセツト
は行われない。

このような方式であるため、演算が行われる指
令（ベクトル長が０でなく、かつ、コントロール
ベクトルが全て０でない）、最後の演算結果に対
するCCが最終的に残り、演算が行われない場合
（ベクトル長が０か、コントロールベクトルが全
て０の場合）、命令の最初に第１オペランドに対
するCCをセツトし、以後、演算は行わないので
CCはセツトされず、最終的に第１オペランドの
最初の値に対するCCが残るため、確かに命令仕
様を満たしている。

〔発明の効果〕

本発明によれば、ベクトル命令を実行する機構
を有する計算機システムにおいて、ベクトル命令
の後処理でのCCの再セツトをする必要がなくな
るので、実行時間が短縮できる。

【図面の簡単な説明】

第１図は本発明による計算機システムの主要部
の一実施例を示す図、第２図は第１図における制
御部の構成例を示す図、第３図は本発明を実施す
るマイクロプログラムの一例を示す図、第４図は
本発明の動作を説明するためのタイミング図、第
５図は本発明で対象とする計算機システムの構成
図、第６図は本発明で扱うベクトル命令の形式を
示す図、第７図は第１図に対する従来の構成例を
示す図、第８図は従来のベクトル命令のマイクロ
プログラムの一例を示す図、第９図は従来のベク
トル命令の実行経過を示す図である。 １０…命令ユニツト、２０…記憶制御ユニツ
ト、３０…主記憶装置、４０…演算ユニツト、５
０…内蔵型アレイプロセツサ、５１…制御部、５
２…演算部、５１０，５１１，５１２，５１３…
演算サイクルレジスタ群、５１５，５１６，５１
７，５１８…ダミーサイクル・レジスタ群。

Claims (1)

【特許請求の範囲】
1. １ ベクトル命令をマイクロプログラム制御によ
   り実行する機構を有する電子計算機において、命
   令の種類をセツトしておくレジスタと、命令の種
   類がセツトされたことを示すレジスタと、該レジ
   スタの内容をマイクロプログラムのステツプが実
   行されるたびに後段へシフトするシフトレジスタ
   群と、前記レジスタ群から、演算器の出力を演算
   器の出力レジスタにセツトする信号、該レジスタ
   の内容から生成された条件コードを条件コードレ
   ジスタにセツトする信号を生成する手段とを設
   け、命令で指定されたオペランドの実行に先立つ
   て、演算器開始前のオペランドに対する条件コー
   ドを前記条件コードレジスタにセツトすることを
   特徴とするベクトル命令処理方式。