JPS5953942A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS5953942A JPS5953942A JP57164483A JP16448382A JPS5953942A JP S5953942 A JPS5953942 A JP S5953942A JP 57164483 A JP57164483 A JP 57164483A JP 16448382 A JP16448382 A JP 16448382A JP S5953942 A JPS5953942 A JP S5953942A
- Authority
- JP
- Japan
- Prior art keywords
- stack
- circuit
- address
- stack pointer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置におけるマイクロプログラムノ副
１ｉｊｌｌ方式に関し、特に、制７ｉ＋、ｉｉ記は装置
のアドレスを格納するスタックの訓伸］１に関する。
１ｉｊｌｌ方式に関し、特に、制７ｉ＋、ｉｉ記は装置
のアドレスを格納するスタックの訓伸］１に関する。
従来技術のｄ発明
従来のこの神の第１のマイクロフログラムｉｊ＋Ｊ Ｍ
ｒｕ方式はマイクロ命令を格納する制御記憶装置と、該
゛副＠記憶装置から読み出されたマイクロ命令を解ｉｊ
７？するデコード手段と、該デコード手段における解読
の結果によりサブルーチンの呼出しであることがわかる
と該サブルーチンからの復帰アドレスを格納するスタッ
クとをイ精えている。
ｒｕ方式はマイクロ命令を格納する制御記憶装置と、該
゛副＠記憶装置から読み出されたマイクロ命令を解ｉｊ
７？するデコード手段と、該デコード手段における解読
の結果によりサブルーチンの呼出しであることがわかる
と該サブルーチンからの復帰アドレスを格納するスタッ
クとをイ精えている。
このような従来方式では、スタッタが４環的にイ吏用さ
れるため、１吏用していない（ｒｔずのエントリにある
アドレスを１史ったり、有効なアドレスが格納されてい
るエントリにさらに別のアドレスが格哨されて有効なア
ドレスがこわされるなど、マイクロプログラムの暴走を
未然に検出することができず、１ｔＡｓ機能上の欠点が
あった。
れるため、１吏用していない（ｒｔずのエントリにある
アドレスを１史ったり、有効なアドレスが格納されてい
るエントリにさらに別のアドレスが格哨されて有効なア
ドレスがこわされるなど、マイクロプログラムの暴走を
未然に検出することができず、１ｔＡｓ機能上の欠点が
あった。
従来のこの４重の第２のマイクロッ”ログラム１ｊｊＵ
側１方式は、上述の第１のマイクロプログラム１ｂ１］
御方弐の構成に、前記スタックポインタのオーバー７０
−またはアンダーフローを検出するとマシンエラー信号
を発生する暴走防止手段を加えたものである。
側１方式は、上述の第１のマイクロプログラム１ｂ１］
御方弐の構成に、前記スタックポインタのオーバー７０
−またはアンダーフローを検出するとマシンエラー信号
を発生する暴走防止手段を加えたものである。
このような従来方式ではソフトウェア命令を１命令実行
した後の次命令実行開始時にスタックが空になっていな
いような場合や、ソフトウェア命令実行中に例外条件が
発生して例外処理をしなければならないような場合には
、ダミーのマイクロ命令を入れてスタックを空にしたり
、そのままの状軛でスタックの残部分だけ使ったすしな
ければなラス、マイクロプログラムのステップ数が増え
るという欠点や、マイクロプログラム作成時に大きな゛
制約ができるという欠点があった。
した後の次命令実行開始時にスタックが空になっていな
いような場合や、ソフトウェア命令実行中に例外条件が
発生して例外処理をしなければならないような場合には
、ダミーのマイクロ命令を入れてスタックを空にしたり
、そのままの状軛でスタックの残部分だけ使ったすしな
ければなラス、マイクロプログラムのステップ数が増え
るという欠点や、マイクロプログラム作成時に大きな゛
制約ができるという欠点があった。
発明の目的の説明
本発明の目的は、マイクロプログラムのステップ数が少
なくかつＲＡＳ機能を改善したマイクロプログラム制御
方式を提供することにある。
なくかつＲＡＳ機能を改善したマイクロプログラム制御
方式を提供することにある。
発明の構成
本発明の方式は、マイクロ命令を格納する制御配慮装置
と、 該・１ｆｌＪ御記１意装置直から読み出された前記マイ
クロ命令を解読するデコード手段と、 該デコード手段における解読の結果によりサブルーチン
の呼出しであることがわかるとｉ亥すブルーチンからの
復帰アドレスを格納するスタックと、前記デコード手段
における解読結果に１．Ｓ答して前記スタックに対する
アドレスポインタを増減するスタックポインタと、 ソフトウェア命令開始信号または前記マイクロ命令によ
り＃紀スタックポインタをクリアするポインタクリア手
段と、 前記スタックポインタのオーバーフローまたはアンダー
フローを検出するとマシンエラー信号を発生する・≠走
防止手段とを設けたことを特徴とする。
と、 該・１ｆｌＪ御記１意装置直から読み出された前記マイ
クロ命令を解読するデコード手段と、 該デコード手段における解読の結果によりサブルーチン
の呼出しであることがわかるとｉ亥すブルーチンからの
復帰アドレスを格納するスタックと、前記デコード手段
における解読結果に１．Ｓ答して前記スタックに対する
アドレスポインタを増減するスタックポインタと、 ソフトウェア命令開始信号または前記マイクロ命令によ
り＃紀スタックポインタをクリアするポインタクリア手
段と、 前記スタックポインタのオーバーフローまたはアンダー
フローを検出するとマシンエラー信号を発生する・≠走
防止手段とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
本発明の一実施例を示す第１図において、慢数のマイク
ロ命令を格納する制御記憶装置ｌは結１礫１０１でマイ
クロ命令レジスタ２に導かれている。
ロ命令を格納する制御記憶装置ｌは結１礫１０１でマイ
クロ命令レジスタ２に導かれている。
該マイクロ命令レジスタ２の一部分は次に実行すべきマ
イクロ命令が格納されている前記制［１記憶装ｆｉｔｌ
のアドレスを示しており、結線１０２で切替回路１１に
導かれ、前記マイクロ命令レジスタ２の残りの部８）は
演算の実行やマイクロプログラムの大行順序のｉｉ；Ｉ
Ｊ御を示しており結線１０３でデコード回路１２に導か
れている。
イクロ命令が格納されている前記制［１記憶装ｆｉｔｌ
のアドレスを示しており、結線１０２で切替回路１１に
導かれ、前記マイクロ命令レジスタ２の残りの部８）は
演算の実行やマイクロプログラムの大行順序のｉｉ；Ｉ
Ｊ御を示しており結線１０３でデコード回路１２に導か
れている。
アドレススタック４はサブルーチンからのｊλり番地を
複数個格納することができ、ｔｊ線１０７で前記切替回
路１１に導かれている。前記切４回路１１には、前記デ
コード回路１２の出力の一部が結線１０．６で導かれ、
該信号の論ｔ！ｌ！＋直によって前６己マイクロ命令レ
ジスタ２の−、至ニと、・１訂ｉ己アドレススタツク４
の出力が切り１・ｔえられて、その出力は結線１．０８
で＠記・１」ｌ］御記顛装置ｉ！ｆ′ｌに該記憶装置の
アドレスとして導かれ、′−！た力計４回路１３に導か
れている。
複数個格納することができ、ｔｊ線１０７で前記切替回
路１１に導かれている。前記切４回路１１には、前記デ
コード回路１２の出力の一部が結線１０．６で導かれ、
該信号の論ｔ！ｌ！＋直によって前６己マイクロ命令レ
ジスタ２の−、至ニと、・１訂ｉ己アドレススタツク４
の出力が切り１・ｔえられて、その出力は結線１．０８
で＠記・１」ｌ］御記顛装置ｉ！ｆ′ｌに該記憶装置の
アドレスとして導かれ、′−！た力計４回路１３に導か
れている。
前記加−痺回路１３は前記切替回路１１の出力に１を加
える機ｉ目を持ち１、清端ｘｏ９でインクリメントレジ
スタ３に導かれている。
える機ｉ目を持ち１、清端ｘｏ９でインクリメントレジ
スタ３に導かれている。
該インクリメントレジスタ３ｆｌ’、現在実行中のマイ
クロ命令のアドレスに１を加えた・直を保持しており、
結＝ＸＯで前記アドレススタック４に導かれ、サブルー
チンの呼出しがあった場合にはサブルーチンの戻り番１
也になる。
クロ命令のアドレスに１を加えた・直を保持しており、
結＝ＸＯで前記アドレススタック４に導かれ、サブルー
チンの呼出しがあった場合にはサブルーチンの戻り番１
也になる。
前記デコード］［」路１２は前記マイクロ・１省令レジ
スタ２の一部牙デコードし、デコードされた出）Ｊ信号
のうち一部は前述のように結噸１０６で前；己切替回路
１１に導かれ、またｔｕｂの一部は前記アドレススタッ
ク４のストローブ、および前記アドレススタック４のア
ドレス市１］＠１の機目目をＩ寺っており、＾吉ａ１０
４でＫＩ記子アドレススタック４よびスタツクポインタ
１ｔｊｌＪ御回路５に導かれる。
スタ２の一部牙デコードし、デコードされた出）Ｊ信号
のうち一部は前述のように結噸１０６で前；己切替回路
１１に導かれ、またｔｕｂの一部は前記アドレススタッ
ク４のストローブ、および前記アドレススタック４のア
ドレス市１］＠１の機目目をＩ寺っており、＾吉ａ１０
４でＫＩ記子アドレススタック４よびスタツクポインタ
１ｔｊｌＪ御回路５に導かれる。
前記スタックポインタ制御回路５は、前記デコード回路
１２の出力と、演算実行装置（図示は省略）からのソフ
トウェア命令開始信号２０１を人力として、スタックポ
インタの増５・城などの制御を行ない、その出力は結＠
１０５で前記アドレススタック４に導かれている。
１２の出力と、演算実行装置（図示は省略）からのソフ
トウェア命令開始信号２０１を人力として、スタックポ
インタの増５・城などの制御を行ない、その出力は結＠
１０５で前記アドレススタック４に導かれている。
第２図は前記スタックポインタ制御回路５の構成を詳細
に示１７た図である。
に示１７た図である。
スタックポインタレジスタ２１は第１図におけるアドレ
ススタック４のアドレスを示し、結線３０１で増減回路
２２およびオーバーフロー検出回路２３に導かれ、また
前記アドレススタック４の書込み用アドレスとして結線
１０５で前記アドレススタック４に導かれる。演算実行
装置からのソフトウェア命令開始信号４０１と、第１図
におけるデコード回路１２の出力で前記スタックポイン
タレジスタ２１のクリアを意味している信号４０２がオ
ア回路２４の人力となっており、該オア回路の出力は結
Ｊ ３０３で前記スタックポインタレジスタ２１に惇か
れている。また、第１図のデコード回路１２の出力でｍ
Ｊ記ススタックポインタレジスタ２１更新を意味してい
る信号、１０３も前記スタックポインタレジスタ２１に
導かれている。
ススタック４のアドレスを示し、結線３０１で増減回路
２２およびオーバーフロー検出回路２３に導かれ、また
前記アドレススタック４の書込み用アドレスとして結線
１０５で前記アドレススタック４に導かれる。演算実行
装置からのソフトウェア命令開始信号４０１と、第１図
におけるデコード回路１２の出力で前記スタックポイン
タレジスタ２１のクリアを意味している信号４０２がオ
ア回路２４の人力となっており、該オア回路の出力は結
Ｊ ３０３で前記スタックポインタレジスタ２１に惇か
れている。また、第１図のデコード回路１２の出力でｍ
Ｊ記ススタックポインタレジスタ２１更新を意味してい
る信号、１０３も前記スタックポインタレジスタ２１に
導かれている。
増減回路２２は、第１図のデコード回路１２の出力でサ
ブルーチンの呼出しを意・未している１ｇ号４０４の論
理値によって１を加えるか１を滅するかする回路で通常
はｌを減じるようになっており、その出力は結、＠ ３
０２で前記スタックポインタレジスタ２１に導かれ、ま
た、第１図のＭ線１０５で前記スタック４に導かれる。
ブルーチンの呼出しを意・未している１ｇ号４０４の論
理値によって１を加えるか１を滅するかする回路で通常
はｌを減じるようになっており、その出力は結、＠ ３
０２で前記スタックポインタレジスタ２１に導かれ、ま
た、第１図のＭ線１０５で前記スタック４に導かれる。
オーバーフロー検出回路２３は前記アドレススタック４
が満杯のときに前記信号４０４が１を加えるような論理
１直になっているか、あるいは前記アドレススタック４
が空のときに前記信号４０４が１を減じるような論理値
になっているとき、出力の論理値が１になり、結線３０
４でアンド回路２５に導かれる。
が満杯のときに前記信号４０４が１を加えるような論理
１直になっているか、あるいは前記アドレススタック４
が空のときに前記信号４０４が１を減じるような論理値
になっているとき、出力の論理値が１になり、結線３０
４でアンド回路２５に導かれる。
前記アンド回路２５は、前記オーツ（−フロー検出回路
２３の出力と前記信号４０３の論理積をとっており、前
記アンド回路２５の出力はマンンエラー信号となる。
２３の出力と前記信号４０３の論理積をとっており、前
記アンド回路２５の出力はマンンエラー信号となる。
以上のような構成で本発明の動作を詳細に説明する。
マイクロ命令がサブルーチンの呼出しもザブルーチンか
らの復帰も示していない場合は、前記デコード回路１２
の出力信号（ハ、前記切替回路１１の出力を前記マイク
ロ命令レジスタ２の一部に切り替えて前記マイクロ命令
レジスタ２の一部を次マイクロ命令のアドレスとしつつ
、前記インクリメントレジスタ３に次マイクロ命令アド
レスに１を加えたアドレスを敗り込む。この場合はデコ
ード回路１２は前記アドレススタック４および前記スタ
ックポインタレジスタ２１の内容を変化させるような信
号を出力しない。
らの復帰も示していない場合は、前記デコード回路１２
の出力信号（ハ、前記切替回路１１の出力を前記マイク
ロ命令レジスタ２の一部に切り替えて前記マイクロ命令
レジスタ２の一部を次マイクロ命令のアドレスとしつつ
、前記インクリメントレジスタ３に次マイクロ命令アド
レスに１を加えたアドレスを敗り込む。この場合はデコ
ード回路１２は前記アドレススタック４および前記スタ
ックポインタレジスタ２１の内容を変化させるような信
号を出力しない。
次に、前記マイクロ命令レジスタ２の内容がザブルーチ
ンの１呼出しを示す場合には、前記デコード回路１２の
出力が前記切替回路１１の出力を前ｄ己マイクロ命令レ
ジスタ２の一部に切替え、実行中のマイクロ命令のアド
レスに１を加えたアドレスであるＭｉＪ記インクリメン
トレジスタ３の内容が、前記アドレススタック４の前記
スタックポインタレジスタ２１によって示されるアドレ
スに１帽納され、？１ｊ５記スタックポインタレジスタ
２１の内容は、前記増減回路２２によって１が加えられ
る。
ンの１呼出しを示す場合には、前記デコード回路１２の
出力が前記切替回路１１の出力を前ｄ己マイクロ命令レ
ジスタ２の一部に切替え、実行中のマイクロ命令のアド
レスに１を加えたアドレスであるＭｉＪ記インクリメン
トレジスタ３の内容が、前記アドレススタック４の前記
スタックポインタレジスタ２１によって示されるアドレ
スに１帽納され、？１ｊ５記スタックポインタレジスタ
２１の内容は、前記増減回路２２によって１が加えられ
る。
次に、前記マイクロ命令レジスタ２の内、咎がサブルー
チンからの産婦を示す場合には、前記デコード回路１２
の出力は、前記切・序回路１１の出力を前記スタックポ
インタ・レジスタ２１によって示される前記アドレスス
タック４の内容に切替えて、前記１ｔｆｌＪ ’ｆｆｌ
記憶裟憤ｌＯ７ドレスをサブルーチンからの戻り番地に
する。ただし、この場合の前記アドレススタック４の読
出しアドレスハ前記増或回路２２において、＠ｄ己スス
タックポインタレジスタ２１ら１が威じられた１１配で
、ＦｉｔＪＡビスタックポインタレジスタ２１もｌが或
じられる。
チンからの産婦を示す場合には、前記デコード回路１２
の出力は、前記切・序回路１１の出力を前記スタックポ
インタ・レジスタ２１によって示される前記アドレスス
タック４の内容に切替えて、前記１ｔｆｌＪ ’ｆｆｌ
記憶裟憤ｌＯ７ドレスをサブルーチンからの戻り番地に
する。ただし、この場合の前記アドレススタック４の読
出しアドレスハ前記増或回路２２において、＠ｄ己スス
タックポインタレジスタ２１ら１が威じられた１１配で
、ＦｉｔＪＡビスタックポインタレジスタ２１もｌが或
じられる。
次に、前記マイクロ命令レジスタ２の内容が前記スタッ
クポインタレジスタ２１をクリアすることを示している
場合には、前記デコード回路１２の出力によ！７前記信
号４０２が論理Ｉｌｌになり、前記オア回路２４の出力
が論理Ｉ−１」になって、前記スタックポインタレジス
タ２１をクリアする。
クポインタレジスタ２１をクリアすることを示している
場合には、前記デコード回路１２の出力によ！７前記信
号４０２が論理Ｉｌｌになり、前記オア回路２４の出力
が論理Ｉ−１」になって、前記スタックポインタレジス
タ２１をクリアする。
演算実行装置からのクリア信号である前記１バ号２０１
が論理「１」になったときも、前記信号４０１が論理「
１」になり、前記オア回路２４の出力が論、ｌ！ｌｉ「
ｌ」になって、前記スタックポインタレジスタ２１をク
リアする。
が論理「１」になったときも、前記信号４０１が論理「
１」になり、前記オア回路２４の出力が論、ｌ！ｌｉ「
ｌ」になって、前記スタックポインタレジスタ２１をク
リアする。
前記スタックポインタレジスタ２１がクリアされた状態
で、前記マイクロ訪令レジスタ２がサブルーチンからの
僕帰を示す場合には、前記テコード回路１２の出力によ
り前記信号４０３が論理［−１」になり、前記オーバー
フロー１莢出１頓路２３で検出されたエラー信号が有効
となり、前記アンド回路２５の出力が１倫理「１」とな
ってマシンエラーとして報告されて、マイクロプログラ
ムの暴走は未然に防ぐことができる。これは前記アドレ
ススタック４のアンダーフローの場合で、前記アドレス
スタック４のオーツく−フローの場合も同様にしてマイ
クロプログラムの暴走を未然に防ぐことができる。
で、前記マイクロ訪令レジスタ２がサブルーチンからの
僕帰を示す場合には、前記テコード回路１２の出力によ
り前記信号４０３が論理［−１」になり、前記オーバー
フロー１莢出１頓路２３で検出されたエラー信号が有効
となり、前記アンド回路２５の出力が１倫理「１」とな
ってマシンエラーとして報告されて、マイクロプログラ
ムの暴走は未然に防ぐことができる。これは前記アドレ
ススタック４のアンダーフローの場合で、前記アドレス
スタック４のオーツく−フローの場合も同様にしてマイ
クロプログラムの暴走を未然に防ぐことができる。
発明の効果の説明
本発明には以上のような構成の採用によりプログラムの
暴走を防止できかつスタックポインタをクリアするため
のマイクロ詰合のｉｃ卯が不要になるため、１イ・Ａｓ
機能を改善するとともにマイクロフログラムのステップ
数を削減できるという効果がある。
暴走を防止できかつスタックポインタをクリアするため
のマイクロ詰合のｉｃ卯が不要になるため、１イ・Ａｓ
機能を改善するとともにマイクロフログラムのステップ
数を削減できるという効果がある。
第１図は本発明の一実施例を示すブロック図であり、第
２図は第１図に示したスタックポインタ制御回路部の詳
細ブロック図である。 ■・・・・・情ＩＪ ｏ４＋記瞳装置、２・・・・・・
マイクロｉｊｑ令しシヌタ、３・・・・・・インクリメ
ントレジスタ、４・・・・・・アドレススタック、５・
・・・・・スタックポインタｄ用季叩回路、１１・・・
・・・切替回路、１２・・・・・・テコード、１３・・
・・・・加算回路、１０１−１１０・・・・・・結線、
２０１・・・・・・演算実行装置からの信号線、２１・
・・・・スタックポインタレジスタ、２２・・・・・・
１曽（威回ｈ！ｇ、２３・・・・・・オーバーフロー検
出回路、２４°°団゛オア回路、２５・・・・・・アン
ド回路、３０１〜３０４°°団゛結線１４０１〜４０４
・・・・・・外部からの信号線。
２図は第１図に示したスタックポインタ制御回路部の詳
細ブロック図である。 ■・・・・・情ＩＪ ｏ４＋記瞳装置、２・・・・・・
マイクロｉｊｑ令しシヌタ、３・・・・・・インクリメ
ントレジスタ、４・・・・・・アドレススタック、５・
・・・・・スタックポインタｄ用季叩回路、１１・・・
・・・切替回路、１２・・・・・・テコード、１３・・
・・・・加算回路、１０１−１１０・・・・・・結線、
２０１・・・・・・演算実行装置からの信号線、２１・
・・・・スタックポインタレジスタ、２２・・・・・・
１曽（威回ｈ！ｇ、２３・・・・・・オーバーフロー検
出回路、２４°°団゛オア回路、２５・・・・・・アン
ド回路、３０１〜３０４°°団゛結線１４０１〜４０４
・・・・・・外部からの信号線。
Claims (1)
- 【特許請求の範囲】 マイクロ命令を格１１ｊする制御記憶装置と、該ｉ′１
ＩＩＪ布］１記憶・拵１適から、偉み出された＠記マイ
クロ命令を解読するデコード手段と、 該デコード手段における解読の結果によりザブルーチン
の呼出しであることがわかると該ザブルーチンからの復
帰アドレスを格納するスタックと、前記デコード手段に
おける解読結果に応答して前記スタックに対するアドレ
スポインタを増減するスタックポインタと、 ソフトウェア命令開始信号または前記マイクロ命令によ
り前記スタックポインタをクリアするポインタクリア手
段と、 前記スタックポインタのオーバーフロー甘たけアンダー
フローラ４灸出するとマシンエラーイぎ号を発生する暴
走防止手段 とを設けたことを特徴と′１−るマイクロプログラム制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164483A JPS5953942A (ja) | 1982-09-21 | 1982-09-21 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164483A JPS5953942A (ja) | 1982-09-21 | 1982-09-21 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953942A true JPS5953942A (ja) | 1984-03-28 |
Family
ID=15794023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164483A Pending JPS5953942A (ja) | 1982-09-21 | 1982-09-21 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953942A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289169A (ja) * | 1985-02-21 | 1986-12-19 | 東伸工業株式会社 | 染液の自動調色方法 |
| JPH01246462A (ja) * | 1988-03-28 | 1989-10-02 | Kanebo Ltd | 薬品計量方法とその計量装置 |
| JPH01147293U (ja) * | 1988-03-28 | 1989-10-11 | ||
| JPH0347522A (ja) * | 1989-07-14 | 1991-02-28 | Kanebo Ltd | 調液方法 |
-
1982
- 1982-09-21 JP JP57164483A patent/JPS5953942A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289169A (ja) * | 1985-02-21 | 1986-12-19 | 東伸工業株式会社 | 染液の自動調色方法 |
| JPH01246462A (ja) * | 1988-03-28 | 1989-10-02 | Kanebo Ltd | 薬品計量方法とその計量装置 |
| JPH01147293U (ja) * | 1988-03-28 | 1989-10-11 | ||
| JPH0437920Y2 (ja) * | 1988-03-28 | 1992-09-04 | ||
| JPH0457784B2 (ja) * | 1988-03-28 | 1992-09-14 | Kanebo Kk | |
| JPH0347522A (ja) * | 1989-07-14 | 1991-02-28 | Kanebo Ltd | 調液方法 |
| JPH0716593B2 (ja) * | 1989-07-14 | 1995-03-01 | 鐘紡株式会社 | 調液方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58219644A (ja) | 命令実行方式 | |
| JPH0332818B2 (ja) | ||
| JPS63226732A (ja) | シーケンサ回路 | |
| US3553655A (en) | Short forward conditional skip hardware | |
| JPS5953942A (ja) | マイクロプログラム制御方式 | |
| US4266272A (en) | Transient microcode block check word generation control circuitry | |
| US5278840A (en) | Apparatus and method for data induced condition signalling | |
| US20010027538A1 (en) | Computer register watch | |
| JPH05216721A (ja) | 電子計算機 | |
| EP0297890B1 (en) | Apparatus and method for data induced condition signaling | |
| JP2531791B2 (ja) | フエッチアクセス時の異常処理方法 | |
| JP2689894B2 (ja) | マイクロプログラム制御型情報処理装置 | |
| JP2616542B2 (ja) | 疑似障害発生システム | |
| JP3057732B2 (ja) | 情報処理装置 | |
| JP2536615B2 (ja) | 情報処理装置 | |
| JPS6161430B2 (ja) | ||
| JPH05189231A (ja) | 命令フェッチにおけるエラー処理方式 | |
| JPH01226031A (ja) | 情報処理装置のパイプライン制御方式 | |
| JPS62237530A (ja) | プログラムカウンタ回路 | |
| JPH065528B2 (ja) | 情報処理システム | |
| JPS6123245A (ja) | 擬似故障発生装置 | |
| JPS62233839A (ja) | 演算処理装置 | |
| JPS61143848A (ja) | マイクロプログラム制御装置 | |
| JPH0740226B2 (ja) | 分岐命令制御方式 | |
| JPH06208461A (ja) | マイクロプロセッサ |