JPS62233839A - 演算処理装置 - Google Patents

演算処理装置

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JPS62233839A
JPS62233839A JP7557386A JP7557386A JPS62233839A JP S62233839 A JPS62233839 A JP S62233839A JP 7557386 A JP7557386 A JP 7557386A JP 7557386 A JP7557386 A JP 7557386A JP S62233839 A JPS62233839 A JP S62233839A
Authority
JP
Japan
Prior art keywords
instruction
memory
same
executed
code
Prior art date
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Pending
Application number
JP7557386A
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English (en)
Inventor
Takayuki Fujita
孝行 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
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Publication date
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Priority to JP7557386A priority Critical patent/JPS62233839A/ja
Publication of JPS62233839A publication Critical patent/JPS62233839A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、メインメモリ等の記憶装置から命令デコータ
を介して演算命令を読み込み、この読み込んた演算命令
に基いて、演算処理を実行するマイクロプロセッサ等の
演算処理装置に関するものである。
[従来の技術] 従来、この種の演算処理装置においては、メインメモリ
に実行手順である命令プログラムが格納されており、こ
のメインメモリ中の命令プログラム列をプログラムカウ
ンタの保持値に対応した番地から順次読み出し、実行し
ている。
この従来の演算処理装置の概略ブロック図を第3図に示
す。
第3図において、3は全体の制御を司どる制御回路、4
は演算処理を行う演算ユニット(以下ALUと称す)、
5は次に読み込む命令の記憶位置を記憶するプログラム
カウンタ、6は命令レジスタ、7は命令レジスタ6の命
令の解析を行う命令デコーダ、8はメインメモリアトレ
スレジス、9はメモリデータレジスタ、13はメモリ制
御回路、14はプログラム命令列が記憶されていると共
に、演算処理装置での処理において発生するデータを一
時記憶するメモリである。
そして、メモリ14内のプログラム命令列は通常プログ
ラムカウンタ5の内容をメモリアドレスレジスタ8に格
納し、メモリ制御回路13にこのメモリアドレスレジス
タ8よりのアドレスデータを送り、対応したデータ、即
ちプログラム命令がメモリデータレジスタ9に読み込ま
れ、この命令コードが命令レジスタ6に送られ、命令デ
コーダ7で解析され、解析結果は制御回路3に送られ、
解析結果に従った処理を実行する。
このとき、プログラムカウンタ5の値はその内容がメモ
リアドレスレジスタ8に格納された後に1つカウントア
ツプされ、次の命令コード読み出し時にはこの1つカウ
ントアツプされた値がメモリアドレスレジスタ8に格納
されることになる。
このようにある命令を実行するごとに命令コードをメモ
リ14より読み出さねばならず、この命令の読み込み時
にはアドレスバスに対するアドレスデータを出力確定さ
せ、その後制御回路3よりメモリ制御回路13に読み出
しを支持する制御信号を出力し、データバスを通じて、
データメモリレジスタ9に命令コードを読み込まねばな
らない。
このように、メモリ14から命令コードを読み込むため
には、多くの読み込み処理が必要なので命令の読み込み
には時間がかかっていた。また、従来の演算処理装置で
は。同一の命令コードの処理を繰り返し実行−・l−る
場合は、演算処理装置は、メモリ14に同一の命令コー
ドを実行すべき回数分記憶させておき、同一の命令コー
ドをメモリ14より実行すべき回数たけ読め込まねばな
らなかったので、特に繰り返し回数の多い命令コードの
読み込みに非常に時間かかかるという問題点があった。
[発明が解決しようとする問題点] そこで、本発明の目的は、このような問題点を解決し、
演算処理装置が読み込んだ命令コードを実行する際に、
同一コードの命令を繰り返し実行する処理がある場合に
は、メインメモリからの命令コードの読み込み回数を減
少させ、演算/A埋ススピード高速化することができる
演算処理装置を提供することにある。
[問題点を解決するための手段コ このような目的を達成するために、本発明は、命令プロ
グラムを記憶しておく記憶手段から命令プログラムを読
み込んで命令コードを解析し、その命令コードを格納す
る解析手段を有し、命令コードに基いて演算処理を実行
する演算処理装置において、繰り返し実行する同一命令
コードがある場合に、同一命令コードを受け取ったとき
にその同一命令の実行回数をカウントする計数手段と、
計数手段によるカウントが同一命令の縁り返し実行回数
に達したか否かを判断する手段と、カウントが同一命令
の繰り返し実行回数に達するまでは、解析手段に格納し
てある同一命令コードに読み出す手段とを具え、カウン
トが同一命令の繰り返し実行回数に達するまでは、同一
命令コードに従って演算処理を行うようにしたことを特
徴とする。
[作 用] 本発明は、繰り返し実行する同一命令コードがある場合
に、同一命令コードを実行している間は、同一命令コー
ドを解析する手段から受け取り、メモリからの命令コー
ドの読み取りを行わないようにしたのでメモリからの読
み込み回数を減少させ、演算処理スヒードの高速化を図
ることかできる。
[実施例] 以下に図面を参照して木発明の詳細な説明する。
第1図は木発明にかかる一実施例のブロック図であり、
第5図と同様構成には同一番号を付してある。
第1図において、20は全体の制御を司とる制御回路で
あり、制御回路20では命令デコーダ7て解析された実
行すべき命令の解析結果に従って、内臓するマイクロプ
ログラムが選択され、命令処理に対応する各種信号の出
力、および各種信号の読み取り、判別処理が実行される
。ここで、制御回路20はマイクロプログラム内臓タイ
プではなく、論理回路で全てか形成されたものでもよい
ことはいうまでもない。
制御回路20の中には、同一命令の繰り返し実行をカウ
ントする実行回数レジスタ21が設けられている。22
はプログラム命令列を記憶すると共に、同−繰り返し命
令がこのプログラム命令列にある場合は、その繰り返し
回数ETRを記憶しているメモリである。
第2図は本発明実施例における制御手順の一例を示す。
第2図において、制御回路20が稼動し、制御回路20
が命令デコーダ7から命令を受け取ると、制御回路20
は命令を繰り返すべき回数ETRを実行回数レジスタ2
1にセットする(ステップ31〜ステツプS2)。
ステップS3では命令デコーダ7から命令を取り出した
ことを確認するために、繰り返1ノ回数ETRから1を
減算した回数を実行回数レジスタ21ヘセツトする。
ステップS4では、制御回路20は、実行回数ETRか
Oか否かを判断する。もし命令の実行回数E T RM
 Oでなければ、命令の繰り返しを行うことになり、受
け取った命令を実行し、命令デコーダ7に格納されてい
るステップ1て受け取った同一命令をデコーダ7から受
け取り、ステップS3に戻る(ステップ35〜ステツプ
S6)。
命令の実行回数E T Rh)Oである場合は、繰り返
し回数か1回の命令または繰り返しの最終回の命令を実
行する場合なのて、ステップS7において、演算処理の
高速化を図るために制御回路20はメモリ22から次に
実行すべぎ命令の読み取り処理をプログラムカウンタ5
、メモリア]・レスレジスタ9、メモリ;Ii制御回路
13に指示し、命令デコーダ7へは読み取った次に実行
すべき命令のデコードを指示する(ステップS7)。
次にステップS8において制御回路20は、ステップS
1またはステップS6て受け取っている命令を実行し、
1回の命令または繰り返し行う命令の実行を終了する。
以下、同様の手順を繰り返すことにより、メモリ22に
格納されているプログラムの命令を順次に実行すること
ができる。
なお、ステップS8において、実行する命令がプログラ
ムカウンタ5を変更するジャンプ命令である場合は、従
来の技術と同様に、ステップs7でデコーダ7がブリフ
ェッチした命令は捨て、新たにジャンプ先のメモリ22
のアドレスに格納されている命令を命令デコーダ7がフ
ェッチすればよい。
また本実施例では、ステップS3において実行回数ET
Rをカウントしているが、ステップS4とステップS5
の間で、実行回数のカウント処理を行い、ステップS4
において、実行回数ETRが1か否かの判断を行わせる
ようにしてもよい。
[発明の効果] 以上述へたように、本発明によれば、繰り返し実行すべ
き同一命令コードがある場合に、命令コードの実行のた
びごとにメモリから命令コードを読み込む必要かないの
で、メモリからの命令コードの読み込み回数を減少させ
、演算処理スピードの高速化を図ることができるという
効果が得られる。
【図面の簡単な説明】
第1図は本発明実施例における一構成例を示すブロック
図、 第2図は本発明実施例における制御回路20の制御手順
を示すフローチャート、 第3図は従来の演算処理装置の命令読み込み処理にかか
る構成を示すブロック図である。 3.20・・・制御回路、 4・・・演算ユニット、 5・・・プログラムカウンタ、 6・・・命令レジスタ、 7・・・命令l/コーダ、 13・・・メモリ制御回路、 +4,22・・・メモリ、 21・・・実行回数レジスタ。 本発明実施例11の70−+〒−ト 第2図

Claims (1)

  1. 【特許請求の範囲】 命令プログラムを記憶しておく記憶手段から当該命令プ
    ログラムを読み込んで命令コードを解析し、その命令コ
    ードを格納する解析手段を有し、前記命令コードに基い
    て演算処理を実行する演算処理装置において、 繰り返し実行する同一命令コードがある場合に、前記同
    一命令コードを受け取ったときにその同一命令の実行回
    数をカウントする計数手段と、該計数手段によるカウン
    トが前記同一命令の繰り返し実行回数に達したか否かを
    判断する手段と、 前記カウントが前記同一命令の繰り返し実行回数に達す
    るまでは、前記解析手段に格納してある前記同一命令コ
    ードに読み出す手段とを具え、前記カウントが前記同一
    命令の繰り返し実行回数に達するまでは、当該同一命令
    コードに従って演算処理を行うようにしたことを特徴と
    する演算処理装置。
JP7557386A 1986-04-03 1986-04-03 演算処理装置 Pending JPS62233839A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7557386A JPS62233839A (ja) 1986-04-03 1986-04-03 演算処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7557386A JPS62233839A (ja) 1986-04-03 1986-04-03 演算処理装置

Publications (1)

Publication Number Publication Date
JPS62233839A true JPS62233839A (ja) 1987-10-14

Family

ID=13580064

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Application Number Title Priority Date Filing Date
JP7557386A Pending JPS62233839A (ja) 1986-04-03 1986-04-03 演算処理装置

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JP (1) JPS62233839A (ja)

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