JPS6161254B2 - - Google Patents
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- JPS6161254B2 JPS6161254B2 JP14833477A JP14833477A JPS6161254B2 JP S6161254 B2 JPS6161254 B2 JP S6161254B2 JP 14833477 A JP14833477 A JP 14833477A JP 14833477 A JP14833477 A JP 14833477A JP S6161254 B2 JPS6161254 B2 JP S6161254B2
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Landscapes
- Formation Of Insulating Films (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法、特にその
PN接合を保護するためのガラスパツシベーシヨ
ンに関するものである。
PN接合を保護するためのガラスパツシベーシヨ
ンに関するものである。
ガラスパツシベーシヨンとは、半導体装置の側
面に露出するPN接合面をガラス被膜で覆う表面
処理の一方法であり、一般に半導体薄板に複数の
半導体装置となる少なくとも二つ以上の異なる導
電型の領域からなる部分を形成し、前記各部分間
にそのPN接合面を貫通する溝を形成し、この溝
の内壁に露出するPN接合面をガラスで被覆し、
前記溝の中央部を分断して単体の半導体装置に分
割する表面処理方法である。
面に露出するPN接合面をガラス被膜で覆う表面
処理の一方法であり、一般に半導体薄板に複数の
半導体装置となる少なくとも二つ以上の異なる導
電型の領域からなる部分を形成し、前記各部分間
にそのPN接合面を貫通する溝を形成し、この溝
の内壁に露出するPN接合面をガラスで被覆し、
前記溝の中央部を分断して単体の半導体装置に分
割する表面処理方法である。
最近、このようなガラスパツシペーシヨンは従
来の有機物を使用した表面処理に比べPN接合保
護特性が優れているため、電流容量が数Ａ〜十数
Ａの電力用半導体装置にしはしば実施されるよう
になつてきた。
来の有機物を使用した表面処理に比べPN接合保
護特性が優れているため、電流容量が数Ａ〜十数
Ａの電力用半導体装置にしはしば実施されるよう
になつてきた。
このようなガラスにはシリコンとの熱膨張係数
が近似な融点が700℃の低融点無機ガラスが用い
られる。
が近似な融点が700℃の低融点無機ガラスが用い
られる。
また、この種の電力用半導体装置のシリコン基
板に直接取付けられる電極にはアルミニウム、ク
ロム、ニツケル等の金属が用いられ、上記シリコ
ン基板とオーム性の領域を介して接続するため、
上記電極用金属被着後、熱処理（以下シンタとい
う）を実施する。
板に直接取付けられる電極にはアルミニウム、ク
ロム、ニツケル等の金属が用いられ、上記シリコ
ン基板とオーム性の領域を介して接続するため、
上記電極用金属被着後、熱処理（以下シンタとい
う）を実施する。
上記金属のシンタ温度はアルミニウムおよびク
ロムが500℃でありニツケルが750℃である。
ロムが500℃でありニツケルが750℃である。
さて、前記パツシヨベーシヨンに前間低融点無
機ガラスを用い前記電極金属にアルミニウムやク
ロムを用いる場合には、前記低融点無機ガラスの
融点が前記電極用金属のシンタ温度よりも高いの
で前記電極の形成前に前記低融点無機ガラスが溶
着されなければ前記電極が溶融する等の問題が発
生する。
機ガラスを用い前記電極金属にアルミニウムやク
ロムを用いる場合には、前記低融点無機ガラスの
融点が前記電極用金属のシンタ温度よりも高いの
で前記電極の形成前に前記低融点無機ガラスが溶
着されなければ前記電極が溶融する等の問題が発
生する。
したがつて、上記のような組合せの低融点無機
ガラスと電極用金属を用いる前記電力用半導体装
置の製造においてはガラスパツシヨベーシヨン用
の溝形成と電極形成とに各々１回、合計２回の写
真製版工程が必要になる。
ガラスと電極用金属を用いる前記電力用半導体装
置の製造においてはガラスパツシヨベーシヨン用
の溝形成と電極形成とに各々１回、合計２回の写
真製版工程が必要になる。
前記パツシヨベーシヨンに前記低融点無機ガラ
スを用い、かつ前記電極金属にニツケルを用いる
場合にはニツケルのシンタ温度が前記低融点ガラ
スの融点よりも高いので、電極形成をガラス溶着
の前に実施しても上記のように電極が溶融すると
いうことがなく、またガラスパツシベーシヨンが
電極のシンタよりも後で実施されるので熱歪によ
りシリコン基板の溝近傍に割れが発生することも
なく、さらに電極金属被着後、ガラスパツシベー
シヨン用の溝が形成できるので写真製版工程は１
回で済み工数が低減できるという種々の長所があ
る。
スを用い、かつ前記電極金属にニツケルを用いる
場合にはニツケルのシンタ温度が前記低融点ガラ
スの融点よりも高いので、電極形成をガラス溶着
の前に実施しても上記のように電極が溶融すると
いうことがなく、またガラスパツシベーシヨンが
電極のシンタよりも後で実施されるので熱歪によ
りシリコン基板の溝近傍に割れが発生することも
なく、さらに電極金属被着後、ガラスパツシベー
シヨン用の溝が形成できるので写真製版工程は１
回で済み工数が低減できるという種々の長所があ
る。
第１図は、このような電極と溝とを１回の写真
製版で形成する従来の電力用整流素子の製造方法
を説明する工程別断面図である。
製版で形成する従来の電力用整流素子の製造方法
を説明する工程別断面図である。
第１図ａに示すようにP+型の第１の層１ａ、
n-型の第２の層１ｂおよびn+型の第３の層１ｃ
からなるシリコン基板１の前記第１の層１ａと前
記第２の層１ｂがなすPN接合面１ｄに近い第１
の主面１ｅと、この第１の主面１ｅと対向する第
２の主面１ｆとにニツケルを蒸着またはメツキで
被着して電極２を形成し、この電極２を被着した
シリコン基板１を750℃に加熱してシンタし、前
記P+層１ａの電極２との接続部にオーム性の領
域を形成し、この電極２にフオートレジスト３を
被着し写真製版法でこのフオートレジスト３を選
択的に除去する。
n-型の第２の層１ｂおよびn+型の第３の層１ｃ
からなるシリコン基板１の前記第１の層１ａと前
記第２の層１ｂがなすPN接合面１ｄに近い第１
の主面１ｅと、この第１の主面１ｅと対向する第
２の主面１ｆとにニツケルを蒸着またはメツキで
被着して電極２を形成し、この電極２を被着した
シリコン基板１を750℃に加熱してシンタし、前
記P+層１ａの電極２との接続部にオーム性の領
域を形成し、この電極２にフオートレジスト３を
被着し写真製版法でこのフオートレジスト３を選
択的に除去する。
第１図ｂに示すように、前記フオトレジスト３
が除去されることによる露出した電極２の表面を
硝酸と弗酸とからなるシリコンエツチング液に晒
し電極２を選択的にエツチングし、さらにシリコ
ン基板１の内部のP+型の第１の層１ａとn-型の
第２の層１ｂとからなるPN面１ｂを貫通する溝
１ｇを形成する。
が除去されることによる露出した電極２の表面を
硝酸と弗酸とからなるシリコンエツチング液に晒
し電極２を選択的にエツチングし、さらにシリコ
ン基板１の内部のP+型の第１の層１ａとn-型の
第２の層１ｂとからなるPN面１ｂを貫通する溝
１ｇを形成する。
この時、第２図に示すように溝１ｇの両肩部を
覆う電極２もその第１主面１ｅとの境界部に沿つ
てエツチングされ、サイドエツチ部１ｈが生じ
る。これはシリコンよりもニツケルの方がエツチ
ング速度が速いために起る現象である。このよう
なサイドエツチ部１ｈは電極面積の減少による電
流容量不足や電極剥離の原因となる。
覆う電極２もその第１主面１ｅとの境界部に沿つ
てエツチングされ、サイドエツチ部１ｈが生じ
る。これはシリコンよりもニツケルの方がエツチ
ング速度が速いために起る現象である。このよう
なサイドエツチ部１ｈは電極面積の減少による電
流容量不足や電極剥離の原因となる。
つぎに、第１図ｃに示すように前記溝１ｇの内
壁の少なくともPN接合面１ｄにこれを覆うよう
に低融点無機ガラス４を700℃に昇温して溶着す
る。
壁の少なくともPN接合面１ｄにこれを覆うよう
に低融点無機ガラス４を700℃に昇温して溶着す
る。
上述のように前記従来の電力用整流素子の製造
方法に電極２のエツチングと溝１ｇの形成が連続
して１回の写真製版で済む等の長所を有するが、
逆にこの写真製版の際、電極２が必要以上にエツ
チングされ電極２間の面積が減少し所望の電流容
量が得られなかつたり電極が剥離するという問題
があつた。
方法に電極２のエツチングと溝１ｇの形成が連続
して１回の写真製版で済む等の長所を有するが、
逆にこの写真製版の際、電極２が必要以上にエツ
チングされ電極２間の面積が減少し所望の電流容
量が得られなかつたり電極が剥離するという問題
があつた。
この発明は、上記従来の製造方法の問題を取除
くためになされたものであり、電極のエツチング
とパツシベーシヨン用の溝の形成が１回の写真製
版工程で済み、かつ電極面積の減少による電流容
量不足や電極剥離がない半導体装置の製造方法を
提供するものである。
くためになされたものであり、電極のエツチング
とパツシベーシヨン用の溝の形成が１回の写真製
版工程で済み、かつ電極面積の減少による電流容
量不足や電極剥離がない半導体装置の製造方法を
提供するものである。
第３図はこの発明の一実施例になる電力用整流
素子の製造方法を説明する工程別断面図である。
素子の製造方法を説明する工程別断面図である。
なお、図中第１図、第２図と同一符号は相当部
分を表わすものである。
分を表わすものである。
第３図ａに示すように、シリコン基板１の第１
の主面１ｅ上の溝の両肩部となる部分にこれに沿
うように、すなわち溝形成予定部の周囲に選択的
に予め酸化シリコンまたは窒化シリコン等の耐蝕
性被膜としての無機性絶縁膜５を所定幅で被着す
る。なお無機性絶縁膜５の巾は溝１ｇの深さが50
μｍの場合は30μｍとし、溝１ｇの深さが30μｍ
の場合は15μｍとする。
の主面１ｅ上の溝の両肩部となる部分にこれに沿
うように、すなわち溝形成予定部の周囲に選択的
に予め酸化シリコンまたは窒化シリコン等の耐蝕
性被膜としての無機性絶縁膜５を所定幅で被着す
る。なお無機性絶縁膜５の巾は溝１ｇの深さが50
μｍの場合は30μｍとし、溝１ｇの深さが30μｍ
の場合は15μｍとする。
つぎに、第３図ｂに示すようにシリコン基板１
の第１の主面１ｅの前記無機性絶縁膜５が被着さ
れなかつた部分と第２の主面１ｆの全面に前記無
機性絶縁膜５よりも0.2μｍ以上薄くオーミツク
金属としてのニツケルを被着し電極２を形成し、
この電極２を取付けたシリコン体基１を750℃に
昇温してニツケルをシリコン基板１の表面層にシ
ンタさせる。
の第１の主面１ｅの前記無機性絶縁膜５が被着さ
れなかつた部分と第２の主面１ｆの全面に前記無
機性絶縁膜５よりも0.2μｍ以上薄くオーミツク
金属としてのニツケルを被着し電極２を形成し、
この電極２を取付けたシリコン体基１を750℃に
昇温してニツケルをシリコン基板１の表面層にシ
ンタさせる。
第３図ｃに示すように、電極２および無機性絶
縁膜５上にフオトレジスト３を被着し第１主面１
ｅ上の無機性絶縁膜５で挾まれた電極２上のフオ
トレジスト３のみを写真製版法で除去する。
縁膜５上にフオトレジスト３を被着し第１主面１
ｅ上の無機性絶縁膜５で挾まれた電極２上のフオ
トレジスト３のみを写真製版法で除去する。
第３図ｄに示すように、前記フオトレジスト３
が除去されることにより露出した電極２の表面を
硝酸と弗酸からなるシリコンエツチング液に晒し
電極２を選択的にエツチングし、さらにシリコン
基板１の内部のPN接合面１ｄを貫通する溝１ｇ
を形成する。
が除去されることにより露出した電極２の表面を
硝酸と弗酸からなるシリコンエツチング液に晒し
電極２を選択的にエツチングし、さらにシリコン
基板１の内部のPN接合面１ｄを貫通する溝１ｇ
を形成する。
上記第３図ｄに示すエツチングに際して予め溝
１ｇの両肩部となる第１主面１ｅ上に電極２より
も厚さが0.2μｍ厚い無機性絶縁膜５を形成して
あるので電極２がエツチングされることは全くな
く、したがつて電極面積減少や電極剥離は起らな
い。
１ｇの両肩部となる第１主面１ｅ上に電極２より
も厚さが0.2μｍ厚い無機性絶縁膜５を形成して
あるので電極２がエツチングされることは全くな
く、したがつて電極面積減少や電極剥離は起らな
い。
つぎに、第３図ｅに示すように、前記溝１ｇの
内壁に少なくともPN接合面１ｄを覆うように融
点が700℃の低融点無機ガラス４を溶着する。
内壁に少なくともPN接合面１ｄを覆うように融
点が700℃の低融点無機ガラス４を溶着する。
このように、この発明の一実施例によれば電極
面積の減少や電極剥離を発生させることなく電極
２のエツチングとガラスパツシベーシヨン用の溝
１ｇの形成が１回の写真製版で済むので電力用整
流素子の不良率の上昇をともなわずに工数が低減
できる。
面積の減少や電極剥離を発生させることなく電極
２のエツチングとガラスパツシベーシヨン用の溝
１ｇの形成が１回の写真製版で済むので電力用整
流素子の不良率の上昇をともなわずに工数が低減
できる。
上記説明のように、この発明になる半導体装置
の製造方法はPN接合を有する半導体基板の第１
の主面に金属を被着し、前記半導体基板に前記第
１の主面から前記PN接合を貫通する溝を食刻し
て形成し、この溝に前記PN接合を覆う保護膜を
被着する半導体装置の製造方法において、前記溝
を食刻する前に予め前記溝の肩部となる第１の主
面に前記半導体基板よりも耐食性に富む耐食性皮
膜を被着することを特徴とするものであり、半導
体基板の主面に形成された電極に面積減少や剥離
が生じないという優れた効果を有する。
の製造方法はPN接合を有する半導体基板の第１
の主面に金属を被着し、前記半導体基板に前記第
１の主面から前記PN接合を貫通する溝を食刻し
て形成し、この溝に前記PN接合を覆う保護膜を
被着する半導体装置の製造方法において、前記溝
を食刻する前に予め前記溝の肩部となる第１の主
面に前記半導体基板よりも耐食性に富む耐食性皮
膜を被着することを特徴とするものであり、半導
体基板の主面に形成された電極に面積減少や剥離
が生じないという優れた効果を有する。
第１図および第２図は従来の電力用整流素子の
製造方法を説明する工程別断面図、第３図はこの
発明の一実施例を説明する工程別断面図である。 図中同一符号は相当部分を表わす。１……シリ
コン基板、１ｇ……溝、１ｄ……PN接合面、４
……低融点無機ガラス、１ｅ……第１の主面、５
……無機性絶縁膜、２……電極。
製造方法を説明する工程別断面図、第３図はこの
発明の一実施例を説明する工程別断面図である。 図中同一符号は相当部分を表わす。１……シリ
コン基板、１ｇ……溝、１ｄ……PN接合面、４
……低融点無機ガラス、１ｅ……第１の主面、５
……無機性絶縁膜、２……電極。
Claims (1)
- 【特許請求の範囲】 １ pn接合を有する半導体基板の少なくとも１
つの主面に耐蝕性被膜を溝形成予定部の周囲に選
択的に形成する工程と、上記溝形成予定部を含め
た上記主面全面にオーミツク金属を形成する工程
と、上記オーミツク金属を熱処理する工程と、上
記溝形成予定部以外の上記オーミツク金属を耐蝕
性のレジストで被覆する工程と、上記溝形成予定
部のオーミツク金属と上記半導体基板を上記レジ
ストを保護膜として連続的にエツチングし、上記
溝形成予定部に上記pn接合を貫通する深さの溝
を形成する工程と、上記形成された溝にガラスパ
ツシベーシヨン被膜を塗布、焼成する工程とを有
することを特徴とする半導体装置の製造方法。 ２ オーミツク金属はニツケル金属であることを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 ３ オーミツク金属の熱処理はガラスパツシベー
シヨンの焼成温度よりも高い温度で行われること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14833477A JPS5480684A (en) | 1977-12-09 | 1977-12-09 | Manufacture for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14833477A JPS5480684A (en) | 1977-12-09 | 1977-12-09 | Manufacture for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5480684A JPS5480684A (en) | 1979-06-27 |
| JPS6161254B2 true JPS6161254B2 (ja) | 1986-12-24 |
Family
ID=15450438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14833477A Granted JPS5480684A (en) | 1977-12-09 | 1977-12-09 | Manufacture for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5480684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297710U (ja) * | 1989-01-17 | 1990-08-03 | ||
| JPH02119302U (ja) * | 1989-03-13 | 1990-09-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2610420B2 (ja) * | 1986-09-05 | 1997-05-14 | ロ−ム株式会社 | 半導体基板のエツチング方法 |
-
1977
- 1977-12-09 JP JP14833477A patent/JPS5480684A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297710U (ja) * | 1989-01-17 | 1990-08-03 | ||
| JPH02119302U (ja) * | 1989-03-13 | 1990-09-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5480684A (en) | 1979-06-27 |
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