JPS6159846A - 半導体装置 - Google Patents

半導体装置

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JPS6159846A
JPS6159846A JP59181909A JP18190984A JPS6159846A JP S6159846 A JPS6159846 A JP S6159846A JP 59181909 A JP59181909 A JP 59181909A JP 18190984 A JP18190984 A JP 18190984A JP S6159846 A JPS6159846 A JP S6159846A
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JP
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cap
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Hideo Monma
門馬　秀夫
Shunzo Oota
太田　俊三
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Fujitsu Ltd
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Fujitsu Ltd
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    • H01L2924/15165—Monolayer substrate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、詳しくは２個の半導体チ・ツブ（
以下チップという）を１つのパッケージ内に上下関係に
実装し、等測的にチップ・オン・チップ（ｃｈｉｐ−ｏ
ｎ−ｃｈｉｐ）方式に相当する機能を持たせた半導体装
置に関する。
例えばマイコン用の集積回路（ＩＣ）とメモリ、ＩＣと
インターフェイスｌＣ１ディジタルｔＣとアナログＩＣ
，ロジックＩＣと電圧安定回路などのように、１個のチ
ップに作成することが困難な複数のデバイスを１つのパ
ッケージに収納することが希望される場合に、それぞれ
のデバイスを２個のチップに作成し、これらのチップを
チップ・オン・チップ方式で組み立てることが行われる
。
第４図には前記チップ・オン・チップ方式によるパッケ
ージが模式的に示され、同図において２１はパッケージ
本体、２２は一方のチップ、２３はチ・ノブ２２の電極
、２４は他方のチップ、２５はチップ２４の電極、２６
はチップ２４を接着した基台（パッケージのキャップに
もなる）を示す。かかるパッケージは、１１Ｉ？ＩＩの
パッケージに前記した諸々のデバイスが組み入れられた
ものであり、各種装置をコンパクトに形成するにを効で
ある。
〔発明が解決しようとする問題点〕
第４図に示した半導体装置においては、チップ２２と２
４との結合は小さい電極２３と２５との接続によるもの
である。その結果、結合状態試験力＜ＡＩＬＬ＜、チッ
プの結合の機械的強度が弱いため信頼性に欠け、２つの
結合したチップのテストにおいてはチップの電極への出
入りが難しく、また結合が小さい電極を連結するにおい
て製造歩留りが悪いなどの問題がある。
〔問題点を解決するための手段〕
本発明は、上記問題点を解消した２個のチップを１個の
パッケージ内に上下関係に実装した半導体装置を提供す
るもので、その手段は、第１の半導体チップはパッケー
ジ本体のキャビティに接着され、第２の半導体チップは
、ダイステージとそれを囲むリードから成るメタルフレ
ームのダイステージに接着され、第１の半導体チップに
接続するメタライズはパッケージ本体のキャップと接す
る面上にまで延在し、この延在するメタライズ部に前記
　メタルフレームの外延部が接着され、キャップは前記
メタライズ部とメタルフレーム外延部を覆う絶縁性接着
剤によりパッケージ本体に封止されたことを特徴とする
半導体装置によってなされる。
〔作用〕
上記半導体装置においては、一方のチップと他方のチッ
プは、必要０１１１子のみを電気的に接合し、それぞれ
のチップの結合端子は、いずれかのチ・ノブの側に制御
端子とセレクターを設けて独立に外部ビンに信号を取出
し、更にはキヤ・ノブ封止前に熱伝導率の高いレジン材
をボッティングし充填することにより、異種チップ間の
熱抵抗が大になることによる特性の劣化を緩和するもの
である。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明′す
る。
第１図に本発明実施例が断面図で示され、同図において
、１はパッケージ本体、２はパッケージ本体のキャビテ
ィ　（凹部）に接着された第１の半導体チップ（チップ
）、３はビン、４はチップ２の電極とメタライズ層５と
を接続するワイヤ、６は第２のチップ、７はチップ６が
接着されたメタルフレーム、８はチップ６の電極とメタ
ルフレームを接続するワイヤ、９はメタルフレーム７の
外延部７ａメタライズ部５Ｃとの電気的、機械的接続の
ための部材（例えば半田）、１０はキヤ・ノブをノクツ
ケージ本体に封止するための絶縁性接着剤（例えば低融
点ガラス）、１１はキヤ・ノブを示し、第１と第２のチ
ップはチップ・オン・チ・ノブ方式に互いにその上面を
相手方に向けて配置されている。
第１のチップ２はパッケージ本体１のキャビティに通常
の技術で接着され、チ・ノブ２とワイヤ４を介して接続
をとるメタライズは、キャビティの上の段部を水平方向
に延びるメタライズ部５ａ、メタライズ部５ａからパッ
ケージ本体１の内壁に沿って延びるメタライズ部５ｂ、
メタライズ部５ｂから本体のキャップと接する面を水平
方向に延びるメタライズ部５Ｃから成り、メタライズ部
５ａはビン３に接続されているから、メタライズを通し
て第１と第２のチップはビン３に接続される。
第２のチップ６はメタルフレーム７に接着され、チップ
６の電極はワイヤ８によってメタルフレーム７に接続さ
れ、メタルフレーム７↓よ半田９．メタライズ部５ｃ、
　５ｂ、　５ｃを経てビン３に接続されている。メタル
フレーム７は第３図に上面から見た状態で示され、チッ
プが接着されるダイスチーシフｃと複数のリード７ｂか
らなり、チップ６は点線で示される位置に接着されてい
る。リード７ｂは接着テープ１２によって位置ぎめして
保持される。
キャップ１１を低融点ガラス１０でパッケージ本体ｌに
封止するとき、メタルフレーム７の外延部７ａはメタラ
イズ部５Ｃに接して低融点ガラス１０により強固に保持
されるので、第１図の装置全体の機械的強度が保障され
、また結合の状態の信頼性が高められる。
以下、第２図を参照して本発明実施例の製造方法を説明
する。
、先ず、第２図（ａｌに示される如くチップ２をパツケ
ージ本体１にグイ付け（接着）し、ワイヤ４を接着（ワ
イヤホンディング）してチ・ノブ２の電極とメタライズ
部５ａとを接続する。次いで、半田９をメタライズ部５
Ｃの上に配置する。
次に、第２図（ｂｌに示される如（チップ６が接着され
たメタルフレーム７を、半田９を用いてメタライズ部５
ｃの表面に接着する。この半田付けにより、メタルフレ
ーム７とメタライズ部５ｃとの電気的接続が形成され、
□チップ６の電極がピン３に接続されるだけでなく、メ
タルフレーム７はかなりの機械的強度でパッケージ本体
１に結合される。
最後に、低融点ガラス１０を用いてキャップ１１をパッ
ケージ本体１に結合すると第１図に示される装置が得ら
れ、このときメタルフレーム７も低融点ガラスで固着さ
れて本体１に強固に結合される。
キャップ封止前に、熱伝導率の高いレジン材１２を第１
図に点線で示す如くにポツティングし充填すると、異種
チップ間の熱抵抗増大による特性の劣化を緩和すること
ができる。
なお、メタルフレーム７に代えて、メタルパターニング
をもったフィルムを用いてもよく、メタルフレーム７ま
たは前記したフィルムは、通常の技術で作成可能なもの
である。更に、メタライズ部５ｃとメタルフレームの外
延部との接続には半田以外の材料、キャップの封止には
低融点ガラス以外の材料を用いることができる。
〔発明の効果〕
以上説明したように本発明によれば、パッケージ本体に
従来通りチップを実装した後に、他のチップを実装した
メタルフレームをチップが互いに対向する如くにパッケ
ージ本体に電気的１機械的結合し、しかる後にキャップ
を封止することにより、チップ・オン・チップ方式と同
等機能をもった半導体装置が、結合状態良く、容易にテ
スト可能な如く、かつ、歩留りよく提供される効果があ
る。
【図面の簡単な説明】
第１図は本発明実施例の断面図、第２図Ｔａｌと（ｂｌ
は第１図の装置を作る工程における装置要部の断面図、
第３図は第１−図の装置のキャンプ封止前の平面図、第
４図はチップ・オン・チップ方式を説明する断面図であ
る。 図中、１はパッケージ本体、２は第１のチップ、３はピ
ン、４はワイヤ、５ａ＋　ｓｂ、　５ｃはメタライズ部
、６は第２のチ・ノブ、７はメタルフレーム、８はワイ
ヤ、９は半田、１０は低融点ガラス、１１はキャンプ、
１２はレジン材、をそれぞれ示す。 第１図 第２図 第２図 第３図 第４図 ２３２１　２２　　ＺＬ（

Claims (2)

    【特許請求の範囲】
  1. （１）第１の半導体チップはパッケージ本体のキャビテ
    ィに接着され、第２の半導体チップは、ダイステージと
    それを囲むリードから成るメタルフレームのダイステー
    ジに接着され、第１の半導体チップに接続するメタライ
    ズ部はパッケージ本体のキャップと接する面上にまで延
    在し、この延在するメタライズ部に前記メタルフレーム
    の外延部が接着され、キャップは前記メタライズ部とメ
    タルフレーム外延部を覆う絶縁性接着剤によりパッケー
    ジ本体に封止されたことを特徴とする半導体装置。
  2. （２）前記第１と第２の半導体チップを覆う高熱伝導率
    材料を充填したことを特徴とする特許請求の範囲第１項
    記載の半導体装置。
JP59181909A 1984-08-31 1984-08-31 半導体装置 Pending JPS6159846A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package

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