JPS6159670B2 - - Google Patents
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- JPS6159670B2 JPS6159670B2 JP12397279A JP12397279A JPS6159670B2 JP S6159670 B2 JPS6159670 B2 JP S6159670B2 JP 12397279 A JP12397279 A JP 12397279A JP 12397279 A JP12397279 A JP 12397279A JP S6159670 B2 JPS6159670 B2 JP S6159670B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
- H01L29/78657—SOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にSOS（Silicon on
Saphire）MOSIC，MOSFET（電界効果トラン
ジスタ）に関する。
Saphire）MOSIC，MOSFET（電界効果トラン
ジスタ）に関する。
SOS・MOS電界効果トランジスタはサフアイ
ア基板の上のSi単結晶膜に絶縁ゲートをはさんで
ソース・ドレインを形成したものであるが、その
実装にあたつては一般にサフアイア基板をパツケ
ージ基板に直接に貼着するもので、このパツケー
ジ基板は電気的に浮遊させるかそうでなければ接
地電位に保持するようにしている。
ア基板の上のSi単結晶膜に絶縁ゲートをはさんで
ソース・ドレインを形成したものであるが、その
実装にあたつては一般にサフアイア基板をパツケ
ージ基板に直接に貼着するもので、このパツケー
ジ基板は電気的に浮遊させるかそうでなければ接
地電位に保持するようにしている。
このような従来のSOS・MOSFETではその特
徴である誘電体（サフアイア）上の半導体膜の電
位が外部電位により自由に制御し得るという長所
を充分に生かしていない。
徴である誘電体（サフアイア）上の半導体膜の電
位が外部電位により自由に制御し得るという長所
を充分に生かしていない。
本発明はかかる点に着目してなされたもので、
その目的はSOS・MOSFETの特性をより広く、
かつより精度よく制御し得るようにすることにあ
る。
その目的はSOS・MOSFETの特性をより広く、
かつより精度よく制御し得るようにすることにあ
る。
上記目的を達成するため本発明は、SOS・
MOSFETにおいて、サフアイアの裏面側にエレ
クトレツトを設置することを特徴とする。
MOSFETにおいて、サフアイアの裏面側にエレ
クトレツトを設置することを特徴とする。
以下本発明を実施例にそつて具体的に説明す
る。
る。
第１図において、１はサフアイア基板、２は基
板１上に形成したＰ型エピタキシヤルSi膜、３は
SiO2膜、４はゲート金属膜、５，６はゲートを
はさんでSi層に拡散したｎ+ソース、ｎ+ドレイン
である。７はサフアイア基板１の裏面に貼着した
エレクトレツト薄板でこのエレクトレツトはカル
ナバワツクス、磁化亜鉛、又はホウケイ酸ガラス
等から成る。
板１上に形成したＰ型エピタキシヤルSi膜、３は
SiO2膜、４はゲート金属膜、５，６はゲートを
はさんでSi層に拡散したｎ+ソース、ｎ+ドレイン
である。７はサフアイア基板１の裏面に貼着した
エレクトレツト薄板でこのエレクトレツトはカル
ナバワツクス、磁化亜鉛、又はホウケイ酸ガラス
等から成る。
このような構造のSOS・MOSFETにおいて、
しきい値電圧Ｖthはエレクトレツトと表面電位と
極性とにより第２図に示すように変化し、制御す
ることができる。すなわち同図において、Ａは初
期値であり、その後、Ｂのエレクトレツト表面電
位（正）とＣのエレクトレツト表面電位（負）と
に分極変化する。
しきい値電圧Ｖthはエレクトレツトと表面電位と
極性とにより第２図に示すように変化し、制御す
ることができる。すなわち同図において、Ａは初
期値であり、その後、Ｂのエレクトレツト表面電
位（正）とＣのエレクトレツト表面電位（負）と
に分極変化する。
又、第３図に示すようにエレクトレツト７をサ
フアイア基板１裏面から少し離して設置し、エレ
クトレツトを音声等に応じて強制振動させること
によりサフアイア基板との距離を変化させると、
MOSFETの特性（Ｖth）がそれに応じて変化す
る。この現象を例えばマイクロホンとして用いる
ことができる。
フアイア基板１裏面から少し離して設置し、エレ
クトレツトを音声等に応じて強制振動させること
によりサフアイア基板との距離を変化させると、
MOSFETの特性（Ｖth）がそれに応じて変化す
る。この現象を例えばマイクロホンとして用いる
ことができる。
以上実施例で述べた本発明によれば、SOS・
MOSFETのサフアイア基板表面にエレクトレツ
ト板を接触させ、又は離して設置することにより
SOS・MOSFETの特性を自由に制御できる効果
を有する。
MOSFETのサフアイア基板表面にエレクトレツ
ト板を接触させ、又は離して設置することにより
SOS・MOSFETの特性を自由に制御できる効果
を有する。
本発明は前記実施例に限定されず、これ以外の
種々の応用例を有する。
種々の応用例を有する。
例えばエレクトレツトの表面、サフアイア基板
裏面又は、エレクトレツト・サフアイア界面に他
の金属膜や誘電体膜等を介在させてもよい。
裏面又は、エレクトレツト・サフアイア界面に他
の金属膜や誘電体膜等を介在させてもよい。
第１図は本発明の原理的構造を示す半導体装置
の要部断面図、第２図は本発明による半導体装置
の特性の変化する態様を示す曲線図、第３図は本
発明の他の実施形態を示す半導体装置の要部断面
図である。 １……サフアイア基板、２……Si膜、３……
SiO2膜、４……ゲート、５，６……ｎ+ソース・
ドレイン、７……エレクトレツト薄板。
の要部断面図、第２図は本発明による半導体装置
の特性の変化する態様を示す曲線図、第３図は本
発明の他の実施形態を示す半導体装置の要部断面
図である。 １……サフアイア基板、２……Si膜、３……
SiO2膜、４……ゲート、５，６……ｎ+ソース・
ドレイン、７……エレクトレツト薄板。
Claims (1)
- 【特許請求の範囲】 １ 誘電体基板の一主面上に半導体素子を形成
し、上記基板の他主面側に接し、又は離してエレ
クトレツト板を設置することを特徴とする半導体
装置。 ２ 上記誘電体基板がサフアイア板であり、かつ
上記半導体素子がMOS電界効果素子である特許
請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12397279A JPS5648175A (en) | 1979-09-28 | 1979-09-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12397279A JPS5648175A (en) | 1979-09-28 | 1979-09-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5648175A JPS5648175A (en) | 1981-05-01 |
| JPS6159670B2 true JPS6159670B2 (ja) | 1986-12-17 |
Family
ID=14873861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12397279A Granted JPS5648175A (en) | 1979-09-28 | 1979-09-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5648175A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0203719B1 (en) * | 1985-04-30 | 1989-10-18 | Vitek Inc. | Implant for reconstruction of temporomandibular joint |
-
1979
- 1979-09-28 JP JP12397279A patent/JPS5648175A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5648175A (en) | 1981-05-01 |
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