JPS6158361A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS6158361A JPS6158361A JP59181438A JP18143884A JPS6158361A JP S6158361 A JPS6158361 A JP S6158361A JP 59181438 A JP59181438 A JP 59181438A JP 18143884 A JP18143884 A JP 18143884A JP S6158361 A JPS6158361 A JP S6158361A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data transfer
- bits
- stop
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、データ転送方式に関する。
１ｉ＋￥川技術に
Ｌニバーリルアシンクロナスレシーバ／トランスミッタ
（以下１１ＪＡＲＴＪという）の１つの方式として、第
８図に示すデータ転送方式があることが知られている。
（以下１１ＪＡＲＴＪという）の１つの方式として、第
８図に示すデータ転送方式があることが知られている。
このデータ転送方式は、送受信情報として８ピッｔ−（
７）１５１号ＤＩ、Ｄ２．Ｄ３．ｒ）４．Ｄ５．Ｄ６゜
１）７．０８をひどまどめにして扱う方式であり、７ビ
ツｈ Ｄ ｉ〜Ｄ７が、データであるのか、または制御
情９）１であるのかを、その最−Ｌ位ビットＤ８１、：
Ｊ：って指定するデータ転送方式である。なお、」−２
８ピツトの直前に、負のスタートビットＳＴが設りられ
、上記８ピツトの直後に、正のス１−ツノピットＳ Ｐ
が設置ノられている。
７）１５１号ＤＩ、Ｄ２．Ｄ３．ｒ）４．Ｄ５．Ｄ６゜
１）７．０８をひどまどめにして扱う方式であり、７ビ
ツｈ Ｄ ｉ〜Ｄ７が、データであるのか、または制御
情９）１であるのかを、その最−Ｌ位ビットＤ８１、：
Ｊ：って指定するデータ転送方式である。なお、」−２
８ピツトの直前に、負のスタートビットＳＴが設りられ
、上記８ピツトの直後に、正のス１−ツノピットＳ Ｐ
が設置ノられている。
ところで、上記データ転送方式にＪゴいては、７ビツ１
−の情報しか送ることができず、８ビットの情報を一括
して送ることができない。
−の情報しか送ることができず、８ビットの情報を一括
して送ることができない。
［背景技術の問題点］
上記データ転送方式に従って：」ンピュータを接続する
ことができるが、この場合、上記データ転送方式では７
ビット毎にデータ転送を行なう必要があり、またコンピ
ュータ内では８ピツト毎にデータ転送を行なうのが都合
よい。このために、上記データ転送方式に従って、コン
ピュータがデータを受けたり送ったりする場合には、７
ビットのデータを８回に分けて送受信している。
ことができるが、この場合、上記データ転送方式では７
ビット毎にデータ転送を行なう必要があり、またコンピ
ュータ内では８ピツト毎にデータ転送を行なうのが都合
よい。このために、上記データ転送方式に従って、コン
ピュータがデータを受けたり送ったりする場合には、７
ビットのデータを８回に分けて送受信している。
ところが、このように７ビットと８ビットとの間で変換
を行なう回路を設けることは回路椙成の複雑化をＩＢき
、その分だけ装置全体が高価なものどなるという問題が
ある。
を行なう回路を設けることは回路椙成の複雑化をＩＢき
、その分だけ装置全体が高価なものどなるという問題が
ある。
［発明の目的］
本発明は、上記従来の問題点に首［１してなされたもの
で、ＩＪＡＲＴにおいて、送信側回路ま／Ｃは受信側回
路にコンピュータを接続した場合、７ビットと８ビット
との間の変換を不要とし、効串的な装置の設計を行なう
ことができるデータ転送方式を提供することを目的とす
るものである。
で、ＩＪＡＲＴにおいて、送信側回路ま／Ｃは受信側回
路にコンピュータを接続した場合、７ビットと８ビット
との間の変換を不要とし、効串的な装置の設計を行なう
ことができるデータ転送方式を提供することを目的とす
るものである。
［発明の概要］
本発明は、正のビットのみによってストップピッ１−を
与えられているＵ Ａ ＲＴに対して、エラーを起さＵ
てデータ転送を行なうとともに、そのエラーを起させた
フォーマットの情報に所定の意味を持たせたものである
。
与えられているＵ Ａ ＲＴに対して、エラーを起さＵ
てデータ転送を行なうとともに、そのエラーを起させた
フォーマットの情報に所定の意味を持たせたものである
。
［実施例］
第１図は、本発明データ転送方式におけるパルス列を示
す図である。
す図である。
なお、第８図に示したパルス等と同一のものには、同一
の符号を付しである。
の符号を付しである。
本発明データ転送方式は、送受信情報として８ビットの
信号Ｄ１．Ｄ２，０３．Ｄ４．Ｄ５．Ｄ６、Ｄ７．Ｄ８
をひとまとめにして扱う方式である点では、第８図の例
と同様である。しかし、最上位ビットＤ８は、他の７ビ
ットＤ１〜Ｄ７と同様のデータとして送ることができる
点で異なる。
信号Ｄ１．Ｄ２，０３．Ｄ４．Ｄ５．Ｄ６、Ｄ７．Ｄ８
をひとまとめにして扱う方式である点では、第８図の例
と同様である。しかし、最上位ビットＤ８は、他の７ビ
ットＤ１〜Ｄ７と同様のデータとして送ることができる
点で異なる。
また、８ビットＤ１〜Ｄ８の直前に、負のスタートビッ
トＳ］−を設けである点は、第８図の例と同様であるが
、上記８ビットの直後に、負のストップビットＳ Ｐ
１ど正のストップビットＳ Ｆ−１２とを設【プする点
が異なる。これらストップビットＳＰ１とＳＰ２とは隣
接している。
トＳ］−を設けである点は、第８図の例と同様であるが
、上記８ビットの直後に、負のストップビットＳ Ｐ
１ど正のストップビットＳ Ｆ−１２とを設【プする点
が異なる。これらストップビットＳＰ１とＳＰ２とは隣
接している。
第２図は、本発明データ転送方式における送信側口路１
０の一実施例を示１”図である。
０の一実施例を示１”図である。
第２図において、データビット保持レジスタ１１は、デ
ータバスＤＢ１〜８からの並列信号を保持するものであ
る。
ータバスＤＢ１〜８からの並列信号を保持するものであ
る。
コントロールビット保持レジスタ１２は、負のストップ
ビットＳＰ１と正のストップビットＳＰ２とを与え、偶
数パリティ、奇数パリティまたはパリティなしを設定す
るものである。
ビットＳＰ１と正のストップビットＳＰ２とを与え、偶
数パリティ、奇数パリティまたはパリティなしを設定す
るものである。
コントロールビット保持レジスタ１２において、負のス
トップビットＳＰＩと正のス１〜ツノビットＳＰ２とを
与える詳細例を第４図に示しである。
トップビットＳＰＩと正のス１〜ツノビットＳＰ２とを
与える詳細例を第４図に示しである。
すなわち、ストップビット指定信号を反転しストップビ
ットＳＰ１を与えるインバータ１２ａと、正のストップ
ビットＳＰ２を与えるプルアップ抵抗１２ｂとが、保持
レジスタ１２内に設けられている。
ットＳＰ１を与えるインバータ１２ａと、正のストップ
ビットＳＰ２を与えるプルアップ抵抗１２ｂとが、保持
レジスタ１２内に設けられている。
第５図は、上記ストップビット指定信号と、ス１〜ツブ
ビットＳＰ１．ＳＰ２との組合わせを示１図表である。
ビットＳＰ１．ＳＰ２との組合わせを示１図表である。
つまり、ストップビット指定信号が「１」の場合に、ス
トップビットＳＰ１．ＳＰ２がそれぞれ「０」、「１」
になるので、第１図に示すビット列になる。ところが、
ストップビット指定信号が「０」の場合に、ストップビ
ットＳＰ１．８Ｐ２がそれぞれ「１」、「１」になるの
で、第１図に示すビット列とは異なるものになる。
トップビットＳＰ１．ＳＰ２がそれぞれ「０」、「１」
になるので、第１図に示すビット列になる。ところが、
ストップビット指定信号が「０」の場合に、ストップビ
ットＳＰ１．８Ｐ２がそれぞれ「１」、「１」になるの
で、第１図に示すビット列とは異なるものになる。
第２図に戻って、送信用シフトレジスタ１３は、データ
ビット保持レジスタ１１からの並列信号と、コントロー
ルビット保持レジスタ１２からのストップビットＳＰＩ
、ＳＰ２とを受け、ｆ−タＤ１〜Ｄ８およびストップビ
ットＳＰ１．ＳＰ２の順序（第１図に示す順序）で直列
信号を出力するものである。
ビット保持レジスタ１１からの並列信号と、コントロー
ルビット保持レジスタ１２からのストップビットＳＰＩ
、ＳＰ２とを受け、ｆ−タＤ１〜Ｄ８およびストップビ
ットＳＰ１．ＳＰ２の順序（第１図に示す順序）で直列
信号を出力するものである。
送信側回路１０には、上記回路の他に、各クロックの位
相を作るためのタイミングジェネレータ１４と、トラン
スミッタのバッファが空であることを示すステータス信
号を発生さぼるフリップフｌコツプ１５と、１ビットの
カウンタで（１°１１成されるパリディビット発生ロジ
ック１６と、直９１１１江号を出力する選択スイッチで
構成される出力ロジック１７とが８５２ Ｇ）られてい
る。
相を作るためのタイミングジェネレータ１４と、トラン
スミッタのバッファが空であることを示すステータス信
号を発生さぼるフリップフｌコツプ１５と、１ビットの
カウンタで（１°１１成されるパリディビット発生ロジ
ック１６と、直９１１１江号を出力する選択スイッチで
構成される出力ロジック１７とが８５２ Ｇ）られてい
る。
このようにして、第２図に示づ“送信側回路１０によっ
て、第１図に示ずパルス列を出力覆ることができる。こ
の場合、最上位ビットＤ８は、池のビットと同様に、自
由に情報を転送できるものである。
て、第１図に示ずパルス列を出力覆ることができる。こ
の場合、最上位ビットＤ８は、池のビットと同様に、自
由に情報を転送できるものである。
第３図は、本発明データ転送方式におりる受信側回路２
０の一実施例を示す図である。
０の一実施例を示す図である。
第３図において、受信用シフトレジスタ２１は、直列信
号である人力信号を並列信号に変換り゛るｂのτ゛ある
。その入力信号は、ビットＤ１〜Ｄ８以外に、ストップ
ビットＳＰＩ、ＳＰ２も含まれるので、ストップビット
ＳＰ１．ＳＰ２’ｂ並列信号に変換される。
号である人力信号を並列信号に変換り゛るｂのτ゛ある
。その入力信号は、ビットＤ１〜Ｄ８以外に、ストップ
ビットＳＰＩ、ＳＰ２も含まれるので、ストップビット
ＳＰ１．ＳＰ２’ｂ並列信号に変換される。
レシーバ用保持レジスタ２２は、シフトレジスタ２１内
の並列信号のうち、第１図に示ずビットＤ１〜Ｄ８を保
持するものであり、その保持データを、グー１〜回路２
２ａを介してデータバスに送り出η′。
の並列信号のうち、第１図に示ずビットＤ１〜Ｄ８を保
持するものであり、その保持データを、グー１〜回路２
２ａを介してデータバスに送り出η′。
スデータスワード保持レジスタおよびフレーミングエラ
ー検出回路２３４よ、シフトレジスタ２１内のストップ
ピッ１〜ＳＰ１．５ｌ）２を取込み、これらストップピ
ッｌ−８Ｐ１．ＳＦ３が適正なものであるか否かを判断
する。すなわち、回路２３は、フレーミングエラー検出
部３０を有し、このフレーミングエラー検出部３０によ
って、上記判断を行なう。なお、その判断結果は、ゲー
ト回路２３ａを介して、スタートまたはストップのエラ
ーを示すフレーミングエラー信号として出力される。
ー検出回路２３４よ、シフトレジスタ２１内のストップ
ピッ１〜ＳＰ１．５ｌ）２を取込み、これらストップピ
ッｌ−８Ｐ１．ＳＦ３が適正なものであるか否かを判断
する。すなわち、回路２３は、フレーミングエラー検出
部３０を有し、このフレーミングエラー検出部３０によ
って、上記判断を行なう。なお、その判断結果は、ゲー
ト回路２３ａを介して、スタートまたはストップのエラ
ーを示すフレーミングエラー信号として出力される。
第６図は、フレーミングエラー検出部３０の一例を示す
回路図である。フレーミングエラー検出部３０は、２ビ
ットのストップビットモード指定信号に従って３つのモ
ードを選択するセレクタ３１と、インバータ３２と、Ａ
ＮＤ回路３３．３４とをイエする。セレクタ３１のコン
ト（」−ル部３１ａは、スＩ−ツブビットモード指定信
号を受ける。
回路図である。フレーミングエラー検出部３０は、２ビ
ットのストップビットモード指定信号に従って３つのモ
ードを選択するセレクタ３１と、インバータ３２と、Ａ
ＮＤ回路３３．３４とをイエする。セレクタ３１のコン
ト（」−ル部３１ａは、スＩ−ツブビットモード指定信
号を受ける。
セレクタ３１のスイッチ部３１ｂの入力端子「０」、ｌ
’Ｌｌ、ｒ２Ｊは、それぞれ、ス１〜ツゾビツ１−８Ｐ
１が「１」のとさ、ストップビットＳ ｌ） １ 。
’Ｌｌ、ｒ２Ｊは、それぞれ、ス１〜ツゾビツ１−８Ｐ
１が「１」のとさ、ストップビットＳ ｌ） １ 。
ＳＦ３がともに１゛１」のとき、ストツブビラｌ−ＳＰ
ｌが「０」でＳＦ３が「１」のとぎに、「０」となる。
ｌが「０」でＳＦ３が「１」のとぎに、「０」となる。
つまり、第７図に示すように、ストップビットモード指
定信号によって、ストップビットＳＰ１゜ＳＦ３の内容
を指定し、その指定通りにストップビットＳＰ１．ＳＰ
２が来たならば、フレ・−ミングエラー信号が「０」に
なる。
定信号によって、ストップビットＳＰ１゜ＳＦ３の内容
を指定し、その指定通りにストップビットＳＰ１．ＳＰ
２が来たならば、フレ・−ミングエラー信号が「０」に
なる。
第３図に戻って、受信側回路２０は、タイミングジェネ
レータ２４と、スタートビットの立下がりから８つ目の
クロックをノノウントしてスタートビットを確認するス
タートビットｉｇ回路２５と、１ビットのノｊウンタで
構成されるパリティピッ］・検査ロジック２６と、フリ
ツプフロツプ２７とを右する１゜ 第２図に示す送（８側回路１０を使用づれＩＪ、ｉｔの
ピッ１−のみによってストップピッ１−を与えられてい
るＵ Ａ ＲＴに対しては、エラーが生じる。ずｔｃｂ
ら、第２図に示り°送信側回路１０からの信号にｄ３い
て、γ−タビットＤ８の直後のス１−ツブビットが負で
あり、上記ｔＪＡＲＴにおいては、デーラビット０８に
続くストップビットが正でなければ、エラーが生じるか
らである。
レータ２４と、スタートビットの立下がりから８つ目の
クロックをノノウントしてスタートビットを確認するス
タートビットｉｇ回路２５と、１ビットのノｊウンタで
構成されるパリティピッ］・検査ロジック２６と、フリ
ツプフロツプ２７とを右する１゜ 第２図に示す送（８側回路１０を使用づれＩＪ、ｉｔの
ピッ１−のみによってストップピッ１−を与えられてい
るＵ Ａ ＲＴに対しては、エラーが生じる。ずｔｃｂ
ら、第２図に示り°送信側回路１０からの信号にｄ３い
て、γ−タビットＤ８の直後のス１−ツブビットが負で
あり、上記ｔＪＡＲＴにおいては、デーラビット０８に
続くストップビットが正でなければ、エラーが生じるか
らである。
この場合、上記ＵＡＲＴと交信したときには上記のよう
に１ラーが生じるものの、同期ずれは生じさせないので
、再び上記ｔＪＡＲＴと交信を行な−）でも正常にその
交信を行なえるために、上記Ｕ△ＲＴに対しては実害を
与えない。
に１ラーが生じるものの、同期ずれは生じさせないので
、再び上記ｔＪＡＲＴと交信を行な−）でも正常にその
交信を行なえるために、上記Ｕ△ＲＴに対しては実害を
与えない。
ところで、第３図に示寸受信側回路２０で上記信号を受
信すれば、正常に受信できるので、第２図に示１送信側
回路１０との間で円泪なデータ転送を行なうことがＣき
、その場合に、８ごツ］〜Ｄ゛１〜Ｄ８の総てについて
情報を交信できる。したがって、［記８ビットで構成さ
れる一ノオーマットの情報に所定の意味をトまたＵるこ
とがでさる。つ、Ｌす、その）Ａ−マツ°トを解釈でさ
る受イ３側のみが、転送されたデータを正確に受取るこ
とができる。
信すれば、正常に受信できるので、第２図に示１送信側
回路１０との間で円泪なデータ転送を行なうことがＣき
、その場合に、８ごツ］〜Ｄ゛１〜Ｄ８の総てについて
情報を交信できる。したがって、［記８ビットで構成さ
れる一ノオーマットの情報に所定の意味をトまたＵるこ
とがでさる。つ、Ｌす、その）Ａ−マツ°トを解釈でさ
る受イ３側のみが、転送されたデータを正確に受取るこ
とができる。
［発明の効果１
ＵΔＲＴ１．：おいて、送イ３側回路または受・部側Ｉ
Ｉ！１路にコンピュータを接続した場合、７ごツトと８
ビットとの間の変換が必要ないので、効率的／に装置の
段調を行なうことができるという効果を０１」る。
Ｉ！１路にコンピュータを接続した場合、７ごツトと８
ビットとの間の変換が必要ないので、効率的／に装置の
段調を行なうことができるという効果を０１」る。
第１図は本発明データ転送方式にお１ノるパルス列を承
り図、第２図は本発明データ転送方式にＪ３ける送信側
回路の一実施例を示す図、第３図１１本発明データ転送
方式にＪ３１：Ｊる受信側回路の一実施例を示す図、第
４図はストップピッｌ−８Ｐ１．ＳＦ３を発生させる回
路の一例を示７図、第５図は第４図の説明図、第６図は
フレーミングエラー検出回路を示す図、第７図は第６図
の説明図、第８図は正のピットのみによってストップビ
ットを与えられＣいるｔＪＡＲＴにａ３けるパルス列の
一例を示ず図である。 １０−ｍ ｆ、； １１＋１１１ｉＪＩ ＞’８．１１
”・’７’−’ｔ ヒラｌ−１宋１−’ｊ Ｌ／レジ
スタ１２・・・コントロールビット保持レジスフ、１３
・・・送信用シフ１−レジスタ、２０・・・受（ｉｊ側
回路、２１・・・受信用シフ１−レジスタ、２２・・・
レシーバ保１、ｒレジスタ、２３・・・スｉ−タスヮー
ド保持レジスタｃ１）よびフレーミングエラー検出回路
。 特許出願人 株式会社アスー１− 同 用久保 新 − 第７１図 第６図 ７．−と 第５図 第７１￥Ｉ
り図、第２図は本発明データ転送方式にＪ３ける送信側
回路の一実施例を示す図、第３図１１本発明データ転送
方式にＪ３１：Ｊる受信側回路の一実施例を示す図、第
４図はストップピッｌ−８Ｐ１．ＳＦ３を発生させる回
路の一例を示７図、第５図は第４図の説明図、第６図は
フレーミングエラー検出回路を示す図、第７図は第６図
の説明図、第８図は正のピットのみによってストップビ
ットを与えられＣいるｔＪＡＲＴにａ３けるパルス列の
一例を示ず図である。 １０−ｍ ｆ、； １１＋１１１ｉＪＩ ＞’８．１１
”・’７’−’ｔ ヒラｌ−１宋１−’ｊ Ｌ／レジ
スタ１２・・・コントロールビット保持レジスフ、１３
・・・送信用シフ１−レジスタ、２０・・・受（ｉｊ側
回路、２１・・・受信用シフ１−レジスタ、２２・・・
レシーバ保１、ｒレジスタ、２３・・・スｉ−タスヮー
ド保持レジスタｃ１）よびフレーミングエラー検出回路
。 特許出願人 株式会社アスー１− 同 用久保 新 − 第７１図 第６図 ７．−と 第５図 第７１￥Ｉ
Claims (3)
- （１）正のビットのみによってストップビットを与えら
れているＵＡＲ丁に対して、エラーを生じさせるととも
に、前記ＵＡＲＴでは同期ずれを生じさせないフォーマ
ットに従ってデータ転送を行ない、かつ、前記フォーマ
ットに所定の意味を持たせることによって、データ転送
を行なうことを特徴とするデータ転送方式。 - （２）特許請求の範囲第１項において、 前記エラーは、「０、１」の２ビットからなるストップ
ビットを構成することによって、起させることを特徴と
するデータ転送方式。 - （３）特許請求の範囲第１項において、 前記所定の意味は、前記フォーマットを解釈できる受信
側が、転送されたデータを８ビットデータ情報として受
取る意味であることを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181438A JPH0636516B2 (ja) | 1984-08-29 | 1984-08-29 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181438A JPH0636516B2 (ja) | 1984-08-29 | 1984-08-29 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158361A true JPS6158361A (ja) | 1986-03-25 |
| JPH0636516B2 JPH0636516B2 (ja) | 1994-05-11 |
Family
ID=16100772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181438A Expired - Lifetime JPH0636516B2 (ja) | 1984-08-29 | 1984-08-29 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636516B2 (ja) |
-
1984
- 1984-08-29 JP JP59181438A patent/JPH0636516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636516B2 (ja) | 1994-05-11 |
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