JPS60249446A - デ−タ送受信装置 - Google Patents
デ−タ送受信装置Info
- Publication number
- JPS60249446A JPS60249446A JP10454084A JP10454084A JPS60249446A JP S60249446 A JPS60249446 A JP S60249446A JP 10454084 A JP10454084 A JP 10454084A JP 10454084 A JP10454084 A JP 10454084A JP S60249446 A JPS60249446 A JP S60249446A
- Authority
- JP
- Japan
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- data
- written
- shift register
- correction
- error detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野］
本発明はデータ送受信装置、特に複数チャネルの誤り検
出、もしくは誤り訂正用ビットを有するデータを受信す
るのに好適なデータ送受信装置に関する。 ゛ 〔発明の背景〕 一般に伝送路を通してデータを伝送する際には伝送路で
発生するビット誤りを検出し、必要６場合には訂正する
ためにデータに冗長ビットを付加して伝送する。データ
送受装置は送信側では前記冗長ビットを付加し、受信側
では冗長ビットを用いて誤り検出、もしくは訂正を行う
必要がある。
出、もしくは誤り訂正用ビットを有するデータを受信す
るのに好適なデータ送受信装置に関する。 ゛ 〔発明の背景〕 一般に伝送路を通してデータを伝送する際には伝送路で
発生するビット誤りを検出し、必要６場合には訂正する
ためにデータに冗長ビットを付加して伝送する。データ
送受装置は送信側では前記冗長ビットを付加し、受信側
では冗長ビットを用いて誤り検出、もしくは訂正を行う
必要がある。
従来のデータ送受信装置はデータを伝送路に送出する際
に冗長ビットを発生し、伝送路からデータを受信する際
に誤り検出、訂正を行なっていたため各チャネル毎に冗
長ビット発生チェック用のハードウェアが必要となり複
数チャネルのデータ送受信を１つの装置でサポートする
場合にはハードウェアが大きくな゛るという欠点があっ
た。
に冗長ビットを発生し、伝送路からデータを受信する際
に誤り検出、訂正を行なっていたため各チャネル毎に冗
長ビット発生チェック用のハードウェアが必要となり複
数チャネルのデータ送受信を１つの装置でサポートする
場合にはハードウェアが大きくな゛るという欠点があっ
た。
本発明の目的は誤り検出、訂正用冗長ピッ、トの発生誤
り検出、訂正用のハードウェアを簡易に実現できるデー
タ送受信装置を提供することである１〔発明の概要〕 本発明では上記目的を達成するため、誤り検出。
り検出、訂正用のハードウェアを簡易に実現できるデー
タ送受信装置を提供することである１〔発明の概要〕 本発明では上記目的を達成するため、誤り検出。
訂正用冗長ビットの発生、誤り検出、訂正を送受信デー
タバッファに読み書きする際に行うことにより、冗長ビ
ットの発生、誤り検出、訂正用ハードウェアを複数チャ
ネルで共用し、ハードウェアを簡易な構成で実現したも
のである。
タバッファに読み書きする際に行うことにより、冗長ビ
ットの発生、誤り検出、訂正用ハードウェアを複数チャ
ネルで共用し、ハードウェアを簡易な構成で実現したも
のである。
以下、本発明の一実施例を第１図により説明する。第１
図において１０１〜１０３，１０９〜１１１はシフトレ
ジスタ、１０４はセレクタ、１０５はバッファメモリ、
１０６は制御回路、１０７は誤り検出、訂正用冗長ビッ
ト発生、検出回路、１０８は外部とのインタフェース回
路、１１２．１１３はそれぞれ内部アドレス、データバ
ス、１１４，１１５はそれぞれ外部アドレス、データバ
スである。、図において太線がデータの並列に伝送され
ることを示す。
図において１０１〜１０３，１０９〜１１１はシフトレ
ジスタ、１０４はセレクタ、１０５はバッファメモリ、
１０６は制御回路、１０７は誤り検出、訂正用冗長ビッ
ト発生、検出回路、１０８は外部とのインタフェース回
路、１１２．１１３はそれぞれ内部アドレス、データバ
ス、１１４，１１５はそれぞれ外部アドレス、データバ
スである。、図において太線がデータの並列に伝送され
ることを示す。
入力データはシフトレジスタ１０１〜１０３に入力され
、その出力はセレクタ１０４で順次選択され、制御装置
１０６に入力される。制御装置１０６はデータパケット
の送受信を管理し、受信データをバッファメモリ１０５
に格納し、また送信データをバッファメモリ１０５がら
読み出してシフトレジスタ１０９〜１１１に供給する。
、その出力はセレクタ１０４で順次選択され、制御装置
１０６に入力される。制御装置１０６はデータパケット
の送受信を管理し、受信データをバッファメモリ１０５
に格納し、また送信データをバッファメモリ１０５がら
読み出してシフトレジスタ１０９〜１１１に供給する。
シフトレジスタ１０９〜１１１は対応するチャネルの送
信データが制御装置１０６がら出力された時にデータを
取り込み、並直列変換してデータを伝送路に出力する。
信データが制御装置１０６がら出力された時にデータを
取り込み、並直列変換してデータを伝送路に出力する。
送受信データは外部がらアドレス、データバス１１４，
１１５、インタフェース回路１０７を介してデータバッ
ファ１０５に書き込み、読み出される。誤り検出、訂正
用冗長ビット発生、チェック回路１０７はバッファメモ
リ１０５とインタフェース回路１０８の間に置がれ、外
部がらデータバッファ１０５に読み書きする際に冗長ビ
ットのチェック、発生を行う。
１１５、インタフェース回路１０７を介してデータバッ
ファ１０５に書き込み、読み出される。誤り検出、訂正
用冗長ビット発生、チェック回路１０７はバッファメモ
リ１０５とインタフェース回路１０８の間に置がれ、外
部がらデータバッファ１０５に読み書きする際に冗長ビ
ットのチェック、発生を行う。
第２図は第１図の誤り検出、訂正用冗長ビット発生、チ
ェック回路１０７の一実施例を誤り検出用としてサイク
リックダンダンシチェック（ＣＲＣ）を用いた場合につ
いて示したものである。第２図において２０１はＣＲＣ
発生、検査回路、２０２゜２１０はセレクタ、２０４，
２０５はシフトレジスタ、２０３，２０６はシフトレジ
スタ２０４゜２０５の内容を内部バスに出力するための
トライステート出力バスバッファ、２０７は制御回路、
１１２．１１３は内部アドレス、データバス、２０８．
２０９は第１図のインタフェース回路１０８に接続され
る内部アドレス、データバスである。
ェック回路１０７の一実施例を誤り検出用としてサイク
リックダンダンシチェック（ＣＲＣ）を用いた場合につ
いて示したものである。第２図において２０１はＣＲＣ
発生、検査回路、２０２゜２１０はセレクタ、２０４，
２０５はシフトレジスタ、２０３，２０６はシフトレジ
スタ２０４゜２０５の内容を内部バスに出力するための
トライステート出力バスバッファ、２０７は制御回路、
１１２．１１３は内部アドレス、データバス、２０８．
２０９は第１図のインタフェース回路１０８に接続され
る内部アドレス、データバスである。
外部から送信データがバッファメモリに書き込まれる場
合はデータはシフトレジスタ２０４に格納される。シフ
トレジスタ２０４の内容はセレクタ２０２を通してシリ
アルにＣＲＣ発生回路に供給さｔＬｃＲｃコードを計算
されると共にセレクタ２１０を通して再度シフトレジス
タ２０４に格納される。ＣＲＣコードの計算が終了した
時点でシフトレジスタ２０４には外部から書き込まれた
送信データが格納されており、トライステートバスバッ
ファ２０３、データバス１１３を通してバッファメモリ
に書き込まれる。送信データの書き込み終了後、セレク
タ２１０を切り替えてＣ’ＲＣコードをシフトレジスタ
２０４に入力し、データバス１１３を通してバッファに
ＣＲＣコードを書き込む。一方受信データはバッファか
らデータバス１１３を通してシフトレジスタ２０５に格
納された後、セレクタ２０２を通してＣＲＣチェック回
路２０１（ＣＲＣ発生回路と共用）にシリアルに入力さ
れＣＲＣコードがチェックされる。受信データの最後に
付加されているＣＲＣコードがＣＲＣチェック回路２０
１に入力された場合には同時にチェック結果が出力され
シフトレジスタ２０５に格納される。これを外部からデ
ータバス２０８を通してアクセスすることにより、伝送
誤りを知ることができる。
合はデータはシフトレジスタ２０４に格納される。シフ
トレジスタ２０４の内容はセレクタ２０２を通してシリ
アルにＣＲＣ発生回路に供給さｔＬｃＲｃコードを計算
されると共にセレクタ２１０を通して再度シフトレジス
タ２０４に格納される。ＣＲＣコードの計算が終了した
時点でシフトレジスタ２０４には外部から書き込まれた
送信データが格納されており、トライステートバスバッ
ファ２０３、データバス１１３を通してバッファメモリ
に書き込まれる。送信データの書き込み終了後、セレク
タ２１０を切り替えてＣ’ＲＣコードをシフトレジスタ
２０４に入力し、データバス１１３を通してバッファに
ＣＲＣコードを書き込む。一方受信データはバッファか
らデータバス１１３を通してシフトレジスタ２０５に格
納された後、セレクタ２０２を通してＣＲＣチェック回
路２０１（ＣＲＣ発生回路と共用）にシリアルに入力さ
れＣＲＣコードがチェックされる。受信データの最後に
付加されているＣＲＣコードがＣＲＣチェック回路２０
１に入力された場合には同時にチェック結果が出力され
シフトレジスタ２０５に格納される。これを外部からデ
ータバス２０８を通してアクセスすることにより、伝送
誤りを知ることができる。
以上説明したように本発明によれば、誤り検出、訂正用
冗長ビットの発生、チェック回路を複数チヤネルで共用
することが可能となり、誤り検出、訂正用ハードウェア
を削減することができる。
冗長ビットの発生、チェック回路を複数チヤネルで共用
することが可能となり、誤り検出、訂正用ハードウェア
を削減することができる。
第１図は本発明によるデータ送受信装置の一実施例要部
構成を示すブロック図、第２図は第１図の誤り検出用冗
長ビットの発生、チェック回路の詳細な構成を示す。 １０１〜１０’３，１０９〜１１１・・・シフトレジス
タ、１０４・・・セレクタ、１０５・・・バッファメモ
リ、１０６・・・制御回路、１０７・・・誤り検出、訂
正用冗長ビット発生、検査回路、１０８・・・外部との
インタフェース回路、１１２・・・アドレスバス、１１
３・・・データバス、１１４・・・外部アドレスバス、
１１５・・・外部データバス、２０１・・・ＣＲＣ発生
、検査回路、２０２，２１０−・・セレクタ、２０４〜
２ｏ５・・・シフトレジスタ、２０３，２０６・・・ト
ライステートバッファ、２０７・・・制御回路、２０８
・・・アドレスバス、２０９・・・データバス。 ／／、！。
構成を示すブロック図、第２図は第１図の誤り検出用冗
長ビットの発生、チェック回路の詳細な構成を示す。 １０１〜１０’３，１０９〜１１１・・・シフトレジス
タ、１０４・・・セレクタ、１０５・・・バッファメモ
リ、１０６・・・制御回路、１０７・・・誤り検出、訂
正用冗長ビット発生、検査回路、１０８・・・外部との
インタフェース回路、１１２・・・アドレスバス、１１
３・・・データバス、１１４・・・外部アドレスバス、
１１５・・・外部データバス、２０１・・・ＣＲＣ発生
、検査回路、２０２，２１０−・・セレクタ、２０４〜
２ｏ５・・・シフトレジスタ、２０３，２０６・・・ト
ライステートバッファ、２０７・・・制御回路、２０８
・・・アドレスバス、２０９・・・データバス。 ／／、！。
Claims (1)
- 【特許請求の範囲】 １、送受信データを蓄える第１の手段と外部から第１の
手段に読み書きする第２の手段を有し、誤り検出、もし
くは誤り訂正用の冗長ビットを有するデータ系列を送受
信する装置において。 受信データの誤り検出、もしくは誤り訂正を外部から前
記第１の手段に蓄えられたデータを読み取る際に行うこ
とを特徴とするデータ送受信装置。 ２、送受信データを蓄える第１の手段と外部から第１の
手段に読み書きする第２の手段を有し、誤り検出、もし
くは誤り訂正用の冗長ビットを有するデータ系列を送受
信する装置において、誤り検出ビット、もしくは誤り訂
正用ビットの発生を前記第１の手段に外部から送信デー
タを書き込む際に行うことを特徴とするデータ送受信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10454084A JPH0644749B2 (ja) | 1984-05-25 | 1984-05-25 | デ−タ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10454084A JPH0644749B2 (ja) | 1984-05-25 | 1984-05-25 | デ−タ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249446A true JPS60249446A (ja) | 1985-12-10 |
| JPH0644749B2 JPH0644749B2 (ja) | 1994-06-08 |
Family
ID=14383320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10454084A Expired - Lifetime JPH0644749B2 (ja) | 1984-05-25 | 1984-05-25 | デ−タ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178316A (ja) * | 1986-01-31 | 1987-08-05 | Nifco Inc | 射出成形機の動作制御装置 |
-
1984
- 1984-05-25 JP JP10454084A patent/JPH0644749B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178316A (ja) * | 1986-01-31 | 1987-08-05 | Nifco Inc | 射出成形機の動作制御装置 |
| JPH0586734B2 (ja) * | 1986-01-31 | 1993-12-14 | Nifco Inc |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644749B2 (ja) | 1994-06-08 |
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