KR100292059B1 - 교환기에서의데이터재전송시스템 - Google Patents

교환기에서의데이터재전송시스템 Download PDF

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Abstract

본 발명은 교환기에서의 데이터 재전송 시스템에 관한 것으로, 특히 디바이스 프로세서와 디바이스 간에 연결된 DA-버스(Device Access Bus)를 통해 전송되는 각종 데이터에 대한 패리티 기능을 추가하여 패리티 에러가 발생하는 경우 해당 데이터를 재전송하도록 한 교환기에서의 데이터 재전송 시스템에 관한 것이다.
종래에는 데이터의 기록 또는 판독 동작이 수행되는 경우 데이터 신호로 전송되는 동작 모드 정보와 어드레스 정보 및 각종 데이터가 정확히 전송되었는지를 확인할 수 없으므로, 데이터 전송시 발생할 수 있는 데이터의 유실이나 미전송으로 인해 시스템의 신뢰성이 저하되는 문제점이 있다.
본 발명은 교환기에서 디바이스 프로세서와 디바이스 간에 데이터를 기록 또는 판독하는 경우 해당 데이터의 최하위에 패리티 비트를 추가하여 전송하고, 수신측에서 이를 감지하여 에러가 발생하는 경우 운용자에 의해 정해진 재전송 횟수만큼 해당 데이터를 자동으로 재전송할 수 있도록 함으로써, 해당 교환기의 신뢰성이 향상됨과 동시에 보다 효과적인 관리를 수행할 수 있게 된다.

Description

교환기에서의 데이터 재전송 시스템
본 발명은 교환기에서의 데이터 재전송 시스템에 관한 것으로, 특히 디바이스 프로세서와 디바이스 간에 연결된 DA-버스(Device Access Bus)를 통해 전송되는 각종 데이터에 대한 패리티 기능을 추가하여 패리티 에러가 발생하는 경우 해당 데이터를 재전송하도록 한 교환기에서의 데이터 재전송 시스템에 관한 것이다.
일반적으로, 교환기에서 데이터 전송 시스템은 첨부된 도면 도 1에 도시된 바와 같이, 크게 디바이스 프로세서(10)와 다수개의 디바이스(20-1~20-n)를 구비하여 이루어지는데, 해당 디바이스 프로세서(10)와 각 디바이스(20-1~20-n) 간에 데이터 전송로인 DA-버스(Device Access Bus)를 가지고 있으며, 해당 디바이스 프로세서(10)는 SRAM(11)과, CPU(12)와, 이중화된 디바이스 제어기(13, 14)를 더 포함하여 이루어진다.
이때, 해당 디바이스 제어기(13 ; 동일한 구성이므로 하나만 설명한다)는 첨부한 도면 도 2에 도시한 바와 같이, 어드레스 디코딩부(13-1)와, 프레임신호 발생부(13-2)와, 데이터 래치부(13-3)와, 데이터 변환부(13-4)와, 송신래치 클럭발생부(13-5)와, 어드레스 변환부(13-6) 및 중재부(13-7)를 구비하여 이루어진다.
해당 어드레스 디코딩부(13-1)는 DA-버스를 액세스하는 경우 CPU(12)로부터 출력되는 어드레스를 디코딩하여 해당 제어기의 내부 동작을 수행시키며, 내부 동작 모드나 상태 정보 등과 같은 데이터의 내용을 알 수 있게 한다.
해당 프레임신호 발생부(13-2)는 데이터를 전송하고자 하는 디바이스(20-1~20-n)의 어드레스와 동작 모드 정보를 출력시키기 위한 프레임 신호를 발생시키고, 발생시킨 프레임 신호를 CPU(12)의 제어에 따라 디바이스(20-1~20-n) 측으로 전송한다.
해당 데이터 래치부(13-3)는 디바이스(20-1~20-n) 측으로 전송하기 위한 데이터를 래치하는 기능을 수행하며, 데이터 변환부(13-4)는 데이터 래치부(13-3)로부터 인가되는 데이터를 시리얼 데이터로 변환하고, 변환한 시리얼 데이터를 송신래치 클럭발생부(13-5)로부터 인가되는 동기 신호에 동기를 맞추어 출력한다.
해당 송신래치 클럭발생부(13-5)는 데이터 변환부(13-4)에 의해 변환된 시리얼 데이터를 출력하기 위한 동기 신호를 발생시켜 해당 데이터 변환부(13-4)로 인가한다.
해당 어드레스 변환부(13-6)는 프레임신호 발생부(13-2)로부터 인가되는 프레임 신호에 동기를 맞추어 어드레스를 디바이스(20-1~20-n) 측으로 전송하기 위한 형태로 변환시키며, 각 디바이스(20-1~20-n)로부터 판독한 정보를 외부 메모리부로 어드레싱(Addressing)하기 위한 어드레스 변환 기능을 수행한다.
해당 중재부(13-7)는 해당 제어기와 CPU(12)가 동시에 외부 메모리부를 제어(기록/판독)하지 못하도록 중재하는 기능을 수행한다.
그리고, 각 디바이스(20-1~20-n)는 상위 프로세서 보드인 디바이스 프로세서(10)의 하위 제어보드로서 해당 블록의 기능을 수행하고, 해당 디바이스 프로세서(10)의 동작 모드에 따라 DA-버스를 통해 데이터를 기록 또는 판독하도록 하는데, 기록 모드인 경우 해당 디바이스 프로세서(10)로부터 DA-버스를 통해 전송되는 데이터를 자체의 메모리에 기록하고, 판독 모드인 경우 자체의 메모리에 저장된 데이터를 DA-버스를 통해 디바이스 프로세서(10) 측으로 전송한다.
이때, 해당 디바이스 프로세서(10)와 각 디바이스(20-1~20-n) 간에 DA-버스를 통해 연결된 신호들은 첨부된 도면 도 3에 도시된 타이밍도와 같이 동작하는데, 디바이스 프로세서(10)에서만 송출하는 클럭 신호(CLK)와 프레임 신호(/FS), 각 디바이스(20-1~20-n)에서만 송출하는 준비 신호(/RDY), 디바이스 프로세서(10) 및 각 디바이스(20-1~20-n)에서 모두 송수신할 수 있는 데이터 신호(MAD0~MAD3)가 연결되어 동작된다.
전술한 바와 같이 구성된 교환기에서 데이터 전송 시스템의 동작을 첨부된 도면 도 3의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 디바이스 프로세서(10)에서 디바이스(20-1~20-n) 측과 데이터를 기록 또는 판독하고자 하는 경우 CPU(12)의 제어에 따라 프레임신호 발생부(13-2)에서 활성상태의 프레임 신호(/FS)를 발생시켜 주면, 해당 프레임 신호(/FS)를 기준으로 해당 기록 또는 판독할 데이터가 데이터 래치부(13-3)에 저장되고, 해당 데이터에 대한 동작 모드 정보(M0~M3)와 디바이스(20-1~20-n)의 어드레스 정보(A0~A23)를 시리얼 데이터로 변환하고, 변환한 데이터 신호(MAD0~MAD3)를 송신래치 클럭발생부(13-5)로부터 발생된 동기 신호(CLK)에 동기를 맞추어 디바이스(20-1~20-n) 측으로 전송한다.
이에, 해당 디바이스(20-1~20-n)에서는 디바이스 프로세서(10)로부터 전송되는 동작 모드 정보(M0~M3)와, 어드레스 정보(A0~A23)와, 프레임 신호(/FS) 및 동기 신호(CLK)를 수신하고, 해당 수신의 완료를 나타내는 준비 신호(/RDY)를 활성상태로 발생시켜 해당 디바이스 프로세서(10)로 전송하는데, 이때, 해당 동작 모드 정보(M0~M3)를 분석하여 기록 모드인지, 판독 모드인지를 확인함과 동시에 기록 또는 판독할 데이터의 크기 정보를 확인해서 다음 동작을 수행한다.
만약, 해당 동작 모드 정보(M0~M3)를 분석한 결과 기록 모드인 경우 해당 디바이스(20-1~20-n)에서는 기록할 데이터의 크기 정보에 해당하는 구간동안 해당 준비 신호(/RDY)를 활성상태로 발생시켜 해당 디바이스 프로세서(10)로 전송한다.
이후, 해당 디바이스 프로세서(10)는 준비 신호(/RDY)를 감시하고 있다가 해당 준비 신호(/RDY)가 활성상태로 전송됨에 따라 데이터 래치부(13-3)에 저장되었던 데이터는 데이터 변환부(13-4)에 의해 시리얼 데이터(D0~D31)로 변환되어 MAD 포트(Port)를 통해 DA-버스의 데이터 신호(MAD0~MAD3)로서 송신래치 클럭발생부(13-5)로부터 인가되는 동기 신호(CLK)에 동기를 맞추어 디바이스(20-1~20-n) 측으로 전송되는데, 이때, 해당 시리얼 데이터(D0~D31)는 한 주기동안에 바이트(Byte) 단위, 워드(Word) 단위 또는 롱워드(Longword) 단위로 전송된다.
이에 따라, 해당 디바이스(20-1~20-n)에서는 디바이스 프로세서(10)로부터 전송되는 시리얼 데이터(D0~D31)를 자체의 메모리에 저장하게 된다.
그런데, 만약 해당 동작 모드 정보(M0~M3)를 분석한 결과 판독 모드인 경우 해당 디바이스(20-1~20-n)에서는 판독하고자 하는 데이터의 크기 정보에 해당하는 구간동안 해당 준비 신호(/RDY)를 활성상태로 발생시켜 해당 디바이스 프로세서(10) 측으로 전송함과 동시에 수신한 어드레스 정보(A0~A23)에 해당하는 데이터를 시리얼 데이터(D0~D31)로 변환하여 DA-버스의 데이터 신호(MAD0~MAD3)로서 디바이스 프로세서(10)로 전송하는데, 이때, 해당 시리얼 데이터(D0~D31)는 한 주기동안에 바이트(Byte) 단위, 워드(Word) 단위 또는 롱워드(Longword) 단위로 전송된다.
이에 따라, 해당 디바이스 프로세서(10)는 준비 신호(/RDY)를 감시하고 있다가 해당 준비 신호(/RDY)가 활성상태인 구간동안에 디바이스(20-1~20-n)로부터 전송되는 판독하고자 하는 시리얼 데이터(D0~D31)를 전송받아 외부 메모리부에 저장하게 된다.
이와 같이, 종래에는 디바이스 프로세서(10)의 기록 또는 판독 모드에 대한 정보와 데이터의 크기 정보가 데이터 신호(MAD0~MAD3)의 'M0~M3'의 비트 스트림(Bit Stream)에 포함되어 전송되며, 해당 데이터의 크기는 바이트(Byte), 워드(Word), 롱워드(Longword) 단위로 전송되는데, 해당 데이터의 크기에 해당하는 구간동안만 해당 디바이스(20-1~20-n)에서 활성상태의 준비 신호(/RDY)를 출력하며, 해당 디바이스 프로세서(10)에서는 해당 준비 신호(/RDY)의 상태를 체크하여 한 주기의 데이터 전송 즉, 기록 또는 판독 동작이 완료되었다는 것을 디바이스 제어기(13) 내의 상태 레지스터에 기록함으로써, CPU(12)에서 해당 상태 레지스터에 기록된 내용을 확인하여 데이터의 기록 또는 판독 동작이 완료되었다는 것만을 확인할 수 있게 된다.
전술한 바와 같이, 종래에는 데이터의 기록 또는 판독 동작이 수행되는 경우 데이터 신호로 전송되는 동작 모드 정보와 어드레스 정보 및 각종 데이터가 정확히 전송되었는지를 확인할 수 없으므로, 데이터 전송시 발생할 수 있는 데이터의 유실이나 미전송으로 인해 시스템의 신뢰성이 저하되는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 교환기에서 디바이스 프로세서와 디바이스 간에 데이터를 기록 또는 판독하는 경우 해당 데이터의 최하위에 패리티 비트를 추가하여 전송하고, 수신측에서 이를 감지하여 에러가 발생하는 경우 운용자에 의해 정해진 재전송 횟수만큼 해당 데이터를 자동으로 재전송할 수 있도록 함으로써, 해당 교환기의 신뢰성을 향상시킴과 동시에 효과적인 관리를 수행할 수 있도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 어드레스 디코딩부와, 프레임신호 발생부와, 데이터 래치부와, 데이터 변환부와, 송신래치 클럭발생부와, 어드레스 변환부 및 중재부를 구비하는 교환기에서의 데이터 재전송 시스템에 있어서, 상기 데이터 래치부 및 어드레스 변환부로부터 인가되는 데이터 및 어드레스를 래치하고, 패리티 체크 기능을 이용하여 데이터 전송시 발생하는 에러의 유무를 감지해서 에러가 발생하는 경우 래치되어 있는 데이터를 재전송하는 소정횟수 만큼 재전송하는 재전송 제어부를 더 포함하는데 있다.
한편, 상기 재전송 제어부는, 상기 어드레스 변환부로부터 인가되는 어드레스를 래치하는 어드레스 래치부와; 상기 데이터 래치부로부터 인가되는 데이터를 래치하는 데이터 래치부와; 데이터 재전송을 위한 활성상태의 프레임 신호를 발생시켜 출력하는 프레임신호 발생부와; 데이터를 판독하는 경우 디바이스로부터 데이터 신호로 전송되는 패리티 비트를 포함한 모든 비트에 대한 '1'의 갯수를 확인하여 에러 유무를 감지하고, 데이터를 기록하는 경우 해당 디바이스로부터의 준비 신호를 체크하여 에러 유무를 감지하여 상기 프레임신호 발생부를 제어하는 패리티 체크부와; 디바이스로 전송한 데이터 신호의 비트 스트림에 우수 또는 기수 패리티 검사를 위한 패리티 비트를 발생시켜 추가하는 패리티 발생부를 더 포함하는 것을 특징으로 한다.
도 1은 종래의 교환기에서 데이터 전송 시스템의 구성 블록도.
도 2는 도 1에 있어 디바이스 제어기의 상세한 구성 블록도.
도 3은 종래 데이터 전송 시스템에서의 데이터 전송 타이밍도.
도 4는 도 1에 있어 본 발명에 따른 디바이스 제어기의 상세한 구성 블록도.
도 5는 도 4에 있어 재전송 제어부의 상세한 구성 블록도.
도 6은 본 발명에 따른 데이터 재전송 시스템에서의 데이터 전송 타이밍도.
도 7은 본 발명에 따른 데이터 재전송 시스템에서 에러 발생시 준비 신호의 상태를 도시한 데이터 전송 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
13-1 : 어드레스 디코딩부 13-2, 33 : 프레임신호 발생부
13-3, 32 : 데이터 래치부 13-4 : 데이터 변환부
13-5 : 송신래치 클럭발생부 13-6, 31 : 어드레스 래치부
13-7 : 중재부 13-8 : 재전송 제어부
34 : 패리티 체크부 35 : 패리티 발생부
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 교환기에서 데이터 재전송 시스템은 종래의 데이터 전송 시스템과 구성이 동일하므로 동일한 도면 부호를 사용하고, 그 설명을 생략한다.
다만, 해당 디바이스 제어기(13)는 첨부한 도면 도 4에 도시한 바와 같이, 내부에 재전송 제어부(13-8)를 더 포함하여 이루어지는데, 해당 재전송 제어부(13-8)는 CPU(12)와는 무관하게 패리티(Parity) 체크 기능 이용하여 데이터 전송시 발생하는 에러의 유무를 감지해서 에러가 발생되는 경우 해당 데이터를 재전송하는 기능을 수행하는데, 첨부한 도면 도 5에 도시한 바와 같이, 어드레스 래치부(31)와, 데이터 래치부(32)와, 프레임신호 발생부(33)와, 패리티 체크부(34) 및 패리티 발생부(35)를 더 포함하여 이루어진다.
해당 어드레스 래치부(31)는 어드레스 변환부(13-6)로부터 인가되는 어드레스를 래치하는 기능을 수행하며, 데이터 래치부(32)는 데이터 래치부(13-3)로부터 인가되는 데이터를 래치하는 기능을 수행한다.
해당 프레임신호 발생부(33)는 패리티 체크부(34)에서 에러를 감지하는 경우 데이터 재전송을 위한 프레임 신호를 발생시켜 출력하는 기능을 수행한다.
해당 패리티 체크부(34)는 데이터를 판독하는 경우 디바이스(20-1~20-n)로부터 데이터 신호(MAD0~MAD3)로 전송되는 패리티 비트를 포함한 모든 비트에 대한 '1'의 갯수를 확인하여 에러 유무를 감지하고, 데이터를 기록하는 경우 디바이스(20-1~20-n)로부터의 준비 신호(/RDY)를 체크하여 에러 유무를 감지하며, 해당 패리티 발생부(35)는 디바이스(20-1~20-n)로 전송한 데이터 신호(MAD0~MAD3)의 비트 스트림에 우수 또는 기수 패리티 검사를 위한 패리티 비트를 발생시켜 추가하는 기능을 수행한다.
또한, 본 발명에 따른 교환기에서 데이터 재전송 시스템은 데이터 및 어드레스의 비트 패리티를 검사하기 위해 전송되는 데이터의 최하위에 패리티 비트(P0~P3)를 추가하였으며, 또한 디바이스 프로세서(10)가 데이터를 디바이스(20-1~20-n)로 기록하는 경우 상대 디바이스(20-1~20-n)가 데이터 신호(MAD0~MAD3)에 추가된 패리티 비트(P0~P3)를 검사하여 데이터 및 어드레스를 비롯한 정보들이 정확히 입력되었는지 확인하는 방법 구현을 위해 준비 신호(/RDY)의 체크 비트가 추가되었다. 또한, 이 추가된 준비 신호(/RDY)를 패리티 체크부(34)에서 체크하여 에러 유무를 감지해서 에러가 발생하는 경우 CPU(12)의 제어없이 프레임신호 발생부(33)에서 활성상태의 프레임 신호(/FS)를 발생시켜 해당 데이터를 디바이스(20-1~20-n) 측으로 재전송하는 기능 구성으로 되어 있다.
이와 같이 구성된 데이터 재전송 시스템에서는 패리티 체크부(34)에서 패리티 비트(P0~P3)를 체크하여 정상적인 경우 즉, 데이터 전송시 에러가 발생되지 않은 경우에는 첨부한 도면 도 6의 타이밍도와 같이, 디바이스 프로세서(10)에서 디바이스(20-1~20-n)로의 기록 또는 판독 동작이 한 주기로 종료되며, 비정상적인 경우에는 다시 정해진 재전송 횟수만큼 재전송하게 된다.
먼저, DA-버스를 통한 디바이스(20-1~20-n)의 메모리로부터 판독하는 동작을 설명하면 첨부된 도면 도 6의 타이밍도와 같이, 디바이스 프로세서(10)의 디바이스 제어기(13)가 CPU(12)의 제어에 따라 클럭 신호(CLK) 및 프레임 신호(/FS)를 전송함과 동시에 디바이스(20-1~20-n)의 메모리에 대한 판독 모드, 어드레스를 데이터 신호(MAD0~MAD3)의 동작 모드 정보(M0~M3) 및 어드레스(A0~A23)에 송신하면, 디바이스(20-1~20-n)에서는 해당 어드레스의 데이터 정보를 준비 신호(/RDY)를 보내면서 데이터 신호(MAD0~MAD3)내에 시리얼 데이터(D0~D7)와 함께 패리티 비트(P0~P3)를 전송하게 된다.
이때, 해당 시리얼 데이터(D0~D7)는 바이트 단위인 경우이며, 워드 단위 또는 롱워드 단위인 경우에도 마찬가지로 해당 시리얼 데이터의 최하위 비트에 각각 패리티 비트를 추가하여 전송하게 된다.
이에, 디바이스 프로세서(10)의 패리티 체크부(34)는 수신된 시리얼 데이터(D0~D7)에 대한 패리티를 검사하여 해당 시리얼 데이터(D0~D7)에 대한 패리티가 일치하는 경우 정상적인 데이터의 판독 동작이 완료되었다고 판단하게 되어 한 주기로 해당 판독 동작이 완료되고, 정상으로 판독한 데이터는 디바이스 프로세서(10)의 SRAM(11)에 저장된다.
그러나, 판독 동작에서 패리티 체크부(34)가 패리티 비트(P0~P3)를 체크하여 디바이스 프로세서(10) 측에서 체크한 패리티 비트(P0~P3)와 일치하지 않는 경우에는 데이터가 정상적으로 판독되지 않은 경우이므로 다시 같은 어드레스의 데이터를 다시 반복하여 판독하는 동작을 시도하게 된다.
이때, 몇 번이나 이러한 재전송 동작을 수행할 지는 디바이스 제어기(13)내의 레지스터에 운용자가 임의로 정할 수 있게 되어 있으며, 정해진 재전송 횟수만큼 재전송을 수행하는데, 해당 재전송 제어부(13-8) 내의 프레임신호 발생부(33)에서 해당 재전송 횟수만큼 활성상태의 프레임 신호(/FS)를 발생시킴에 따라 해당 어드레스 래치부(31) 및 데이터 래치부(32)에 래치되어 있는 어드레스 및 데이터를 CPU(12)의 제어를 받지 않고, 에러 발생을 감지한 패리티 체크부(34)의 제어에 따라 디바이스(20-1~20-n) 측으로 재전송하게 되므로, 해당 CPU(12)의 부하가 증가되지 않는다.
다음으로, DA-버스를 통한 디바이스(20-1~20-n)의 메모리에 기록하는 동작을 설명하면, 첨부한 도면 도 6의 타이밍도와 같이, 디바이스 프로세서(10)의 디바이스 제어기(13)가 CPU(12)의 제어에 따라 클럭 신호(CLK) 및 프레임 신호(/FS)를 전송함과 동시에 데이터를 기록할 디바이스(20-1~20-n)에 대한 어드레스 및 기록 모드 정보를 데이터 신호(MAD0~MAD3)의 동작 모드 정보(M0~M3) 및 어드레스(A0~A23)에 송신하면, 해당 디바이스(20-1~20-n)에서는 준비 신호(/RDY)를 보내게 된다.
이에, 해당 디바이스 프로세서(10)의 디바이스 제어기(13)에서 데이터 래치부(13-3, 32)에 래치되어 있는 데이터를 시리얼 데이터로 변환하고, 변환한 시리얼 데이터(D0~D7)를 데이터 신호(MAD0~MAD3)로서 전송하는데, 이때, 해당 시리얼 데이터(D0~D7)의 최하위 비트에 패리티 비트(P0~P3)를 추가하여 해당 디바이스(20-1~20-n) 측으로 전송하게 된다.
한편, 해당 디바이스(20-1~20-n)는 디바이스 프로세서(10)와 동일하게 패리티 체크 기능을 수행하는 구조로 되어 있어서, 해당 디바이스 프로세서(10) 측으로부터 전송되는 데이터 신호(MAD0~MAD3)의 패리티 비트(P0~P3)를 체크하여 에러가 발생하지 않는 경우에는 첨부도면 도 6과 같이 한 주기로 종료되지만, 에러가 발생하는 경우에는 디바이스 프로세서(10) 측으로 에러 발생을 보고하기 위해 한 클럭의 활성화된 준비 신호(/RDY)를 전송하게 된다.
이때, 해당 디바이스 프로세서(10)의 패리티 체크부(34)는 준비 신호(/RDY)를 감지하고 있다가 해당 준비 신호(/RDY)가 활성화되어 전송됨에 따라 재전송 제어부(13-8)의 프레임신호 발생부(33)를 제어하여 정해진 재전송 횟수만큼 활성상태의 프레임 신호(/FS)를 발생시키도록 한다.
그리고, 해당 재전송 제어부(13-8)의 프레임신호 발생부(33)에서 활성상태의 프레임 신호(/FS)가 발생됨에 따라 어드레스 래치부(31) 및 데이터 래치부(32)에 래치되어 있는 어드레스 및 데이터를 디바이스(20-1~20-n) 측으로 재전송하기 위한 형태로 변환하고, 패리티 발생부(35)에서 변환된 데이터의 최하위 비트에 패리티 비트를 추가하여 데이터 신호(MAD0~MAD3)로 전송하게 된다.
이때, 해당 프레임신호 발생부(33)에서 프레임 신호(/FS)가 세 번 반복되어 발생되면서 데이터의 기록 동작이 이루어졌다는 것은 두 번의 데이터 재전송 즉, 두 번의 데이터 기록 동작이 추가로 수행되었음을 나타내게 된다.
이와 함께 기록 에러 카운트 값이 0에서 2까지 증가한 것을 알 수 있으며, 이들의 재전송 기능 동작은 CPU(12)의 제어없이 재전송 제어부(13-8)에서 자체적으로 수행하게 되므로, 교환기에서의 데이터 전송에 대한 신뢰성이 향상된다.
또한, 이러한 일련의 데이터 전송이 종료되면, 디바이스 제어기(13)는 전송이 완료되었다는 신호를 상태 레지스터에 기록하게 되며, 해당 디바이스 프로세서(10)의 CPU(12)는 해당 상태 레지스터를 읽어 데이터 기록 또는 판독 동작이 에러없이 완료되었다는 것을 알 수 있게 되며, 이때 다음 데이터 전송을 시작하게 된다.
한편, 패리티 발생부(35)에서 패리티 비트를 발생하는 방법은 데이터를 판독하는 경우와 데이터를 기록하는 경우로 구분하여 설명할 수 있는데, 먼저, 데이터를 판독하는 경우에는 해당 데이터에 대한 비트 스트림만을 배타적 논리합(Exclusive Oring)하여 패리티 비트를 발생시켜 디바이스(20-1~20-n)에서 전송하며, 데이터를 기록하는 경우 즉, 디바이스 프로세서(10)가 디바이스(20-1~20-n)로 데이터를 기록하는 경우에는 동작 모드 정보(M0~M3)와 어드레스 정보(A0~A23) 및 데이터(D0~D31)를 모두 배타적 논리합(Exclusive Oring)하여 패리티 비트를 발생시켜 전송한다.
그런데, 정해진 재전송 횟수만큼 재전송을 수행한 후에도 에러가 발생한 경우에는 상태 레지스터에 비정상적인 데이터 전송으로 한 주기가 종료되었음을 알리는 비트를 기록하여 운용자가 확인할 수 있도록 하며, 한 주기내에서 재전송이 수행된 횟수도 해당 상태 레지스터에 기록하여 시스템의 상태를 점검하기에 유리하게 하였다.
이상과 같이, 본 발명은 교환기에서 디바이스 프로세서와 디바이스 간에 데이터를 기록 또는 판독하는 경우 해당 데이터의 최하위에 패리티 비트를 추가하여 전송하고, 수신측에서 이를 감지하여 에러가 발생하는 경우 운용자에 의해 정해진 재전송 횟수만큼 해당 데이터를 자동으로 재전송할 수 있도록 함으로써, 해당 교환기의 신뢰성이 향상됨과 동시에 보다 효과적인 관리를 수행할 수 있게 된다.

Claims (3)

  1. 어드레스 디코딩부와, 프레임신호 발생부와, 데이터 래치부와, 데이터 변환부와, 송신래치 클럭발생부와, 어드레스 변환부 및 중재부를 구비하는 교환기에서의 데이터 재전송 시스템에 있어서,
    상기 데이터 래치부 및 어드레스 변환부로부터 인가되는 데이터 및 어드레스를 래치하고, 패리티 체크 기능을 이용하여 데이터 전송시 발생하는 에러의 유무를 감지해서 에러가 발생하는 경우 래치되어 있는 데이터를 재전송하는 소정횟수 만큼 재전송하는 재전송 제어부를 더 포함하는 것을 특징으로 하는 교환기에서의 데이터 재전송 시스템.
  2. 제 1항에 있어서,
    상기 재전송 제어부는, 상기 어드레스 변환부로부터 인가되는 어드레스를 래치하는 어드레스 래치부와; 상기 데이터 래치부로부터 인가되는 데이터를 래치하는 데이터 래치부와; 데이터 재전송을 위한 활성상태의 프레임 신호를 발생시켜 출력하는 프레임신호 발생부와; 데이터를 판독하는 경우 디바이스로부터 데이터 신호로 전송되는 패리티 비트를 포함한 모든 비트에 대한 '1'의 갯수를 확인하여 에러 유무를 감지하고, 데이터를 기록하는 경우 해당 디바이스로부터의 준비 신호를 체크하여 에러 유무를 감지하여 상기 프레임신호 발생부를 제어하는 패리티 체크부와; 디바이스로 전송한 데이터 신호의 비트 스트림에 우수 또는 기수 패리티 검사를 위한 패리티 비트를 발생시켜 추가하는 패리티 발생부를 더 포함하는 것을 특징으로 하는 교환기에서의 데이터 재전송 시스템.
  3. 제 2항에 있어서,
    상기 패리티 발생부는, 데이터를 판독하는 경우 해당 데이터에 대한 비트 스트림만을 배타적 논리합하여 패리티 비트를 발생시키고, 데이터를 기록하는 경우 동작 모드 정보와 어드레스 정보 및 데이터를 모두 배타적 논리합하여 패리티 비트를 발생시키는 것을 특징으로 하는 교환기에서의 데이터 재전송 시스템.
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