JPS6155722A - 相対時刻計数装置 - Google Patents
相対時刻計数装置Info
- Publication number
- JPS6155722A JPS6155722A JP59177916A JP17791684A JPS6155722A JP S6155722 A JPS6155722 A JP S6155722A JP 59177916 A JP59177916 A JP 59177916A JP 17791684 A JP17791684 A JP 17791684A JP S6155722 A JPS6155722 A JP S6155722A
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- JP
- Japan
- Prior art keywords
- timing
- value
- word
- relative time
- cpu
- Prior art date
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- Pending
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- Measurement Of Predetermined Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は相対時刻計数装置に関し、特にリアルタイム性
が厳しいオフライ／システムにおける相対時刻計数装置
に関する。
が厳しいオフライ／システムにおける相対時刻計数装置
に関する。
（従来技術）
従来、この種のオ／ライン７ステムにおける中央制御装
置は単一のクロック割込み（例えば１０ミリ秒）を有し
、割込みプログラム内で前記クロックの整数倍（例えば
１００ ミ１７秒ｔ５００ミリ秒、１秒、１分、１時間
等）のタイミングを作り圧し、該タイミングでそれぞれ
タイマキ凰−上のトラ／デクク冒ンに対してタイマ処理
を行っている。従って中央制御装置が多量のトラ／デク
シ璽／に対するタイマ処理を行うため、中央制御装置本
来の処理能力の低下をもたらすという欠点があった。
置は単一のクロック割込み（例えば１０ミリ秒）を有し
、割込みプログラム内で前記クロックの整数倍（例えば
１００ ミ１７秒ｔ５００ミリ秒、１秒、１分、１時間
等）のタイミングを作り圧し、該タイミングでそれぞれ
タイマキ凰−上のトラ／デクク冒ンに対してタイマ処理
を行っている。従って中央制御装置が多量のトラ／デク
シ璽／に対するタイマ処理を行うため、中央制御装置本
来の処理能力の低下をもたらすという欠点があった。
（発明の目的）
本発明は上記欠点を除去するためになされたもので、タ
イマ処理のうちトランプクシ曹ンに対するタイマ計数を
専門に行う相対時刻計数装置を提供することを目的とす
る。
イマ処理のうちトランプクシ曹ンに対するタイマ計数を
専門に行う相対時刻計数装置を提供することを目的とす
る。
（発明の構成）
本発明によれば、０語分のＲＡＭと、外部からの書込み
要求信号とともにインデクス値ｉとタイき／グ値ｔが与
えられ前記ａムＭＯ第ｉ語目（ｉ＜ｎ）に前記タイミン
グ値ｔ′ｔ−書き込む手段と、内部クロックにより周期
的に前記ＲＡＭの全語の内容を順次減算する手段と、そ
の減算結糸が零となった語に対するインデクス値を保存
する手段と、外部からの読出し要求信号により前記保存
されたインデクス値を順次ａ−＋出す手段とを備えるこ
とを特徴とする相対時刻計数装置が得られる。
要求信号とともにインデクス値ｉとタイき／グ値ｔが与
えられ前記ａムＭＯ第ｉ語目（ｉ＜ｎ）に前記タイミン
グ値ｔ′ｔ−書き込む手段と、内部クロックにより周期
的に前記ＲＡＭの全語の内容を順次減算する手段と、そ
の減算結糸が零となった語に対するインデクス値を保存
する手段と、外部からの読出し要求信号により前記保存
されたインデクス値を順次ａ−＋出す手段とを備えるこ
とを特徴とする相対時刻計数装置が得られる。
（実施例）
次に図面を参照して本発明について説明する。
図は本発明の相対時刻計数装置の一実施例を示すブロッ
ク図でめる。同図において、中央制御装置（以下ＣＰＵ
）８とデータバス５．書込み制御信号線６．読出し制御
信号線７によりインタフェースする相対時刻計数装置（
μ下ＴＭＲ）ｌは、１語分ＯＲＡＭ２と、内部クロック
３と、ｎビットのレジスタメモリ（μ下ＢＭＥＧ）４と
を備えてなる。
ク図でめる。同図において、中央制御装置（以下ＣＰＵ
）８とデータバス５．書込み制御信号線６．読出し制御
信号線７によりインタフェースする相対時刻計数装置（
μ下ＴＭＲ）ｌは、１語分ＯＲＡＭ２と、内部クロック
３と、ｎビットのレジスタメモリ（μ下ＢＭＥＧ）４と
を備えてなる。
続いて本実施例の動作について説明する。
まずＣＰＵａ側でタイミング要求が発生すると、ＣＰＵ
８は該タイミング要求のトランプクンｇ／に対応したイ
ンデスク値とタイミング値ｔｔ−データバス５上に編集
し、書込み制御信号線６上の書込み制御信号Ｗをオンと
することによ、）’ｒＭａ１にタイミング開始を指示す
る。該Ｔ ＭＥ、 １はデータバス５上の前記インデク
ス値ｉとタイミング値ｔｆ、取り出してＲＡＭ２の第ｉ
語目にタイミング値ｔｆｔ憂き込み、これと同時にＦｌ
、［Ｅ（）４の第ｉビット目２’ｏ ’クリアする。Ｔ
ＭＲ，ｌは内部クロック３により周期的に【七ＡＭ２の
全語の内容を７１１１次目律的Ｉｃ値ｌだけ戯算する。
８は該タイミング要求のトランプクンｇ／に対応したイ
ンデスク値とタイミング値ｔｔ−データバス５上に編集
し、書込み制御信号線６上の書込み制御信号Ｗをオンと
することによ、）’ｒＭａ１にタイミング開始を指示す
る。該Ｔ ＭＥ、 １はデータバス５上の前記インデク
ス値ｉとタイミング値ｔｆ、取り出してＲＡＭ２の第ｉ
語目にタイミング値ｔｆｔ憂き込み、これと同時にＦｌ
、［Ｅ（）４の第ｉビット目２’ｏ ’クリアする。Ｔ
ＭＲ，ｌは内部クロック３により周期的に【七ＡＭ２の
全語の内容を７１１１次目律的Ｉｃ値ｌだけ戯算する。
その際すでに内容がＯ′となっている語はスキップされ
、減算結果が０′となった語に対するアドレス、りまリ
インデクス値に対応したａＥＧ４の該当ビットが１′に
セットされる。例えばＥ（、ＡＭ２の第ｉ語目がｔｊ、
算によって０°となった場合は、ａＥＧ４の第ｉビット
目が１゛にセットされる。なおこれらの処理は一般にプ
ログラムで行われる。
、減算結果が０′となった語に対するアドレス、りまリ
インデクス値に対応したａＥＧ４の該当ビットが１′に
セットされる。例えばＥ（、ＡＭ２の第ｉ語目がｔｊ、
算によって０°となった場合は、ａＥＧ４の第ｉビット
目が１゛にセットされる。なおこれらの処理は一般にプ
ログラムで行われる。
次にＣＰＵＢ側においてタイミングの停止要求が発生し
たときは、ＣＰＵ８は該タイミング停止要求のトランプ
クン１）に対応したインデクス値ｉとタイミング値ｔ−
Ｑｔ−データバス５上に編集し、書込み制御信号Ｗ１に
オンとすることによりＴＭ几１にタイミング停止を指示
する。該ＴＭＲ，１はデータバス５上のインデスク値ｉ
とタイミング値１−０を取り出してＲＡＭ２の第ｉ語目
にタイミング値ｔ−ｏ’６書き込み、これと同時にＲ，
ＥＧ４の第ｉビット目ｔ−’ｏ’クリアする。
たときは、ＣＰＵ８は該タイミング停止要求のトランプ
クン１）に対応したインデクス値ｉとタイミング値ｔ−
Ｑｔ−データバス５上に編集し、書込み制御信号Ｗ１に
オンとすることによりＴＭ几１にタイミング停止を指示
する。該ＴＭＲ，１はデータバス５上のインデスク値ｉ
とタイミング値１−０を取り出してＲＡＭ２の第ｉ語目
にタイミング値ｔ−ｏ’６書き込み、これと同時にＲ，
ＥＧ４の第ｉビット目ｔ−’ｏ’クリアする。
次にＣＰＵａ側におりてタイマのオーバフローしたイン
デスク値ｔ−調べるときは、ＣＰＵ８は読出し制御信号
線７上ｔ−読出し制御信号ＲをオンとすることによりＴ
ＭＲ，１からＲ，ＥＧ４の内容をデータバス５を介して
ａみ出す。な−Ｊ？ＦＬＥＧ４のビット長ｎの値がデー
タバス５のビット幅より大きいときは、数回に分割して
Ｒ，ｇＧ４の内容をデータバス５から読み出すものとす
る。
デスク値ｔ−調べるときは、ＣＰＵ８は読出し制御信号
線７上ｔ−読出し制御信号ＲをオンとすることによりＴ
ＭＲ，１からＲ，ＥＧ４の内容をデータバス５を介して
ａみ出す。な−Ｊ？ＦＬＥＧ４のビット長ｎの値がデー
タバス５のビット幅より大きいときは、数回に分割して
Ｒ，ｇＧ４の内容をデータバス５から読み出すものとす
る。
（発明の効果）
本発明の相対時刻計数兼！−は以上説明したように、リ
アルタイムオンラインシステムでのトランプクシ璽ンに
対するタイマ処理を専門に実行することにより中央制御
装置の負荷が軽減されるので該中央制御装置の処理能力
を向上する効果がるる。
アルタイムオンラインシステムでのトランプクシ璽ンに
対するタイマ処理を専門に実行することにより中央制御
装置の負荷が軽減されるので該中央制御装置の処理能力
を向上する効果がるる。
図は本発明の相対時刻計数装置の一実施例を示すブロッ
ク図である。 図において、１・・・・・・相対時刻計数装置（ＴＭＲ
，）。 ２・・・・・・ランダムアクセスメモリ（ＲＡＭ）、３
・・・ ・・・・内部クロック、４・・・・・・レ
ジスタメモリ（ａＥＧ）、５・・・・・・データバス、
６・・・・・・臀込み制御信号線、７・・・・・・読出
し制御信号線、８・・・・・・中央制御袋１ｆ（ＣＰＵ
）。
ク図である。 図において、１・・・・・・相対時刻計数装置（ＴＭＲ
，）。 ２・・・・・・ランダムアクセスメモリ（ＲＡＭ）、３
・・・ ・・・・内部クロック、４・・・・・・レ
ジスタメモリ（ａＥＧ）、５・・・・・・データバス、
６・・・・・・臀込み制御信号線、７・・・・・・読出
し制御信号線、８・・・・・・中央制御袋１ｆ（ＣＰＵ
）。
Claims (1)
- ｎ語分のランダムアクセスメモリ（以下ＲＡＭ）と、外
部からの書込み要求信号とともにインデクス値ｉとタイ
ミング値ｔが与えられ前記ＲＡＭの第ｉ語目（ｉ＜ｎ）
に前記タイミング値ｔを書き込む手段と、内部クロック
により周期的に前記ＲＡＭの全語の内容を順次減算する
手段と、その減算結果が零となった語に対するインデク
ス値を保存する手段と、外部からの読出し要求信号によ
り前記保存されたインデクス値を順次読み出す手段とを
備えることを特徴とする相対時刻計数装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177916A JPS6155722A (ja) | 1984-08-27 | 1984-08-27 | 相対時刻計数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177916A JPS6155722A (ja) | 1984-08-27 | 1984-08-27 | 相対時刻計数装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155722A true JPS6155722A (ja) | 1986-03-20 |
Family
ID=16039302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177916A Pending JPS6155722A (ja) | 1984-08-27 | 1984-08-27 | 相対時刻計数装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
-
1984
- 1984-08-27 JP JP59177916A patent/JPS6155722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000214274A (ja) * | 1999-01-25 | 2000-08-04 | Nec Eng Ltd | タイムアウト優先処理タイマ回路 |
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