JPS6154614A - 化合物半導体基板の前処理方法 - Google Patents
化合物半導体基板の前処理方法Info
- Publication number
- JPS6154614A JPS6154614A JP17647284A JP17647284A JPS6154614A JP S6154614 A JPS6154614 A JP S6154614A JP 17647284 A JP17647284 A JP 17647284A JP 17647284 A JP17647284 A JP 17647284A JP S6154614 A JPS6154614 A JP S6154614A
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- JP
- Japan
- Prior art keywords
- substrate
- fet
- compound semiconductor
- semiconductor substrate
- approximately
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＧａＡｓ、■ｎＰＸＧａＰ、工ｎＡｓなどの
化合物半導体結晶のウェハに関するものである。
化合物半導体結晶のウェハに関するものである。
例えばＧａＡｓ集積回路の形成に用いられるＧａＡｓウ
ェハは、通常片面が鏡面状に研磨され、この面に回路が
形成され、他面は、結晶から切り出されたままか、簡単
にラッピングされた粗面のままで用いられている。
ェハは、通常片面が鏡面状に研磨され、この面に回路が
形成され、他面は、結晶から切り出されたままか、簡単
にラッピングされた粗面のままで用いられている。
このようなウェハを用いてウェハの表面に回路を形成す
るための加工を行なうと、第８図に示すようにウェハＩ
の加工した面のうちにａに示した様に局所的に、工Ｃと
しての動作をしなかったり、しきい値電圧が異常値を示
したり、電気的特性が不均一になることがある。
るための加工を行なうと、第８図に示すようにウェハＩ
の加工した面のうちにａに示した様に局所的に、工Ｃと
しての動作をしなかったり、しきい値電圧が異常値を示
したり、電気的特性が不均一になることがある。
本発明はこのような問題を解決しようとするものである
。
。
本発明はウェハの粗面のま＼の裏面を、表面に回路形成
加工を行なうに先立って、非晶質の薄膜で被覆し、被覆
したま＼回路形成加工を行なうようにすることにある。
加工を行なうに先立って、非晶質の薄膜で被覆し、被覆
したま＼回路形成加工を行なうようにすることにある。
非晶質の薄膜としてはＳｉ Ｎ 、 ＳｉＯ、Ａ／Ｎ等
を用いることができる。これらはプラズマ励起化学気相
堆積法（Ｐ−ＯＶＤ法）等で形成することができ、工Ｏ
形成工程で用いられる温度に対して安定で不活性であり
、エツチングや洗浄等の工程で表面が荒れず、被膜の表
面はウェハの面より平滑となり、ウェハの成分の揮発を
抑えうるように緻密である。
を用いることができる。これらはプラズマ励起化学気相
堆積法（Ｐ−ＯＶＤ法）等で形成することができ、工Ｏ
形成工程で用いられる温度に対して安定で不活性であり
、エツチングや洗浄等の工程で表面が荒れず、被膜の表
面はウェハの面より平滑となり、ウェハの成分の揮発を
抑えうるように緻密である。
ウニへの裏面に薄膜を形成する工程は、ｒｏ形成工程に
入る直前に行なっても良いし、表面の鏡面研磨前に行な
っても良い。
入る直前に行なっても良いし、表面の鏡面研磨前に行な
っても良い。
本発明は半導体ウニ／翫が裏面を粗面のま＼工ａ形成を
行なっている現状に着目し、表面に形成したＩＣが局所
的に所望の性能を有しないのは、裏面の微細な凹凸に取
り込まれた不純物が、洗浄やエツチングの湿式１程中で
、液中に遊離し表面に付着したり、加熱工程中で裏面か
ら半導体構成成分が揮発して表面を汚染することに一因
するのではないかと考え、これを防止する手段として裏
面を、種々な工０加工工程に対し安定な薄膜で覆うよう
にしたものである。
行なっている現状に着目し、表面に形成したＩＣが局所
的に所望の性能を有しないのは、裏面の微細な凹凸に取
り込まれた不純物が、洗浄やエツチングの湿式１程中で
、液中に遊離し表面に付着したり、加熱工程中で裏面か
ら半導体構成成分が揮発して表面を汚染することに一因
するのではないかと考え、これを防止する手段として裏
面を、種々な工０加工工程に対し安定な薄膜で覆うよう
にしたものである。
裏面を鏡面器１磨したウェハでは、このような問題の発
生は少ないが、他の理由で両面を鏡面に仕上げることに
は問題があり、成分の揮発は防止できない。
生は少ないが、他の理由で両面を鏡面に仕上げることに
は問題があり、成分の揮発は防止できない。
市販の片面を鏡面に研磨し他面は微細な凹凸面にラッピ
ングされたＧａＡｓウェハを用い、これを減圧室内に入
れ温度約２８０ ｔ″に保ち、ＳｉＨ４、ＮＨ３、Ｎガ
スを導入しプラズマを発生させて、ウェハ裏面Ｇこ屈折
率的１．９のＳｉ Ｎ膜を約１２００Ｘの厚さに形成し
た。
ングされたＧａＡｓウェハを用い、これを減圧室内に入
れ温度約２８０ ｔ″に保ち、ＳｉＨ４、ＮＨ３、Ｎガ
スを導入しプラズマを発生させて、ウェハ裏面Ｇこ屈折
率的１．９のＳｉ Ｎ膜を約１２００Ｘの厚さに形成し
た。
このウェハと裏面にＳｉ Ｈの薄膜を形成しなかつたウ
ェハとを用いて、ウェハ全面に２００μｍステップでＦ
ＥＴを形成した。ＦＥＴ形成工程の主な工程は、（イ）
メサエッチング、１口）ｎ部イオン注入、（／→ｎ部イ
オン注入、に）Ｓｉ Ｎ 膜コーティング、（表面）（
ホ）アニール、（へ）オーミック電極形成、（ト）ショ
ットキー電極形成である。何れの工程でも、有機洗浄や
水洗浄等の湿式１程があり、裏面から表面への汚染が起
り得る状況にある。また体）のアニール工程では８２０
１：、２０分間、Ｎ気流中で加熱処理するため裏面から
Ａｓ、、Ｇａが揮発しそれが形成される回路に付着する
恐れがある。特に多数枚同時にアニールするときにその
可能性が強い。
ェハとを用いて、ウェハ全面に２００μｍステップでＦ
ＥＴを形成した。ＦＥＴ形成工程の主な工程は、（イ）
メサエッチング、１口）ｎ部イオン注入、（／→ｎ部イ
オン注入、に）Ｓｉ Ｎ 膜コーティング、（表面）（
ホ）アニール、（へ）オーミック電極形成、（ト）ショ
ットキー電極形成である。何れの工程でも、有機洗浄や
水洗浄等の湿式１程があり、裏面から表面への汚染が起
り得る状況にある。また体）のアニール工程では８２０
１：、２０分間、Ｎ気流中で加熱処理するため裏面から
Ａｓ、、Ｇａが揮発しそれが形成される回路に付着する
恐れがある。特に多数枚同時にアニールするときにその
可能性が強い。
ＦＥＴを形成したウェハ全面のＦＥＴ素子のしきい値電
圧の分布を測定した結果、ＳｉＮの薄膜を裏面に形成し
たウェハでは第１図に示すように良好なニー■特性を示
すＰＫ’ｌ”素子が全面均一に分布していたが、Ｓｉ
Ｈの薄膜を裏面に形成しなかったウェハでは、第２図に
示すように、ニー■特性の悪いＦ’ＥＴ素子が部分的に
分布していた。
圧の分布を測定した結果、ＳｉＮの薄膜を裏面に形成し
たウェハでは第１図に示すように良好なニー■特性を示
すＰＫ’ｌ”素子が全面均一に分布していたが、Ｓｉ
Ｈの薄膜を裏面に形成しなかったウェハでは、第２図に
示すように、ニー■特性の悪いＦ’ＥＴ素子が部分的に
分布していた。
本発明によれば、ウェハに回路を形成するに先立って粗
な裏面を非晶質の薄膜で被覆することにより、ウェハ裏
面から遊離した物質で表面が汚染されるのを防ぎ、裏面
洗浄のための時間が節約できるので、化合物半導体装置
を従来より歩留りよく製造できる。
な裏面を非晶質の薄膜で被覆することにより、ウェハ裏
面から遊離した物質で表面が汚染されるのを防ぎ、裏面
洗浄のための時間が節約できるので、化合物半導体装置
を従来より歩留りよく製造できる。
第１図は、良好なニーＶ特性を示す’ＰＥＴＦＥＴ素子
■曲線図、第２図は、ｘ−ｖ特性の悪いＦＥ’ｌ”素子
のニーＶ曲線図、第３図は、ウェハ全面に形成した半導
体回路のうち特性の悪い部分の発生状況を例示的に示し
た図。 １・・ウェハ、ａ・・悪い部分。 第１図 Ｖｄｓ （Ｖ） 第２図 Ｖｄｓ （Ｖ）
■曲線図、第２図は、ｘ−ｖ特性の悪いＦＥ’ｌ”素子
のニーＶ曲線図、第３図は、ウェハ全面に形成した半導
体回路のうち特性の悪い部分の発生状況を例示的に示し
た図。 １・・ウェハ、ａ・・悪い部分。 第１図 Ｖｄｓ （Ｖ） 第２図 Ｖｄｓ （Ｖ）
Claims (1)
- （１）化合物半導体基板にＦＥＴやＩＣ回路を形成する
に先立つて、ウェハの裏面を非晶質の薄膜で被覆するこ
とを特徴とする化合物半導体基板の前処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17647284A JPS6154614A (ja) | 1984-08-24 | 1984-08-24 | 化合物半導体基板の前処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17647284A JPS6154614A (ja) | 1984-08-24 | 1984-08-24 | 化合物半導体基板の前処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154614A true JPS6154614A (ja) | 1986-03-18 |
Family
ID=16014271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17647284A Pending JPS6154614A (ja) | 1984-08-24 | 1984-08-24 | 化合物半導体基板の前処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750335A2 (en) * | 1995-06-23 | 1996-12-27 | Shin-Etsu Handotai Co., Ltd | Polishing agent used for polishing semiconductor wafers and polishing method using the same |
-
1984
- 1984-08-24 JP JP17647284A patent/JPS6154614A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750335A2 (en) * | 1995-06-23 | 1996-12-27 | Shin-Etsu Handotai Co., Ltd | Polishing agent used for polishing semiconductor wafers and polishing method using the same |
| EP0750335A3 (en) * | 1995-06-23 | 1998-09-23 | Shin-Etsu Handotai Co., Ltd | Polishing agent used for polishing semiconductor wafers and polishing method using the same |
| US5866226A (en) * | 1995-06-23 | 1999-02-02 | Shin-Etsu Handotai Co., Ltd. | Polishing agent used for polishing semiconductor wafers and polishing method using the same |
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