JPS6153770A - 半導体装置 - Google Patents

半導体装置

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JPS6153770A
JPS6153770A JP59174964A JP17496484A JPS6153770A JP S6153770 A JPS6153770 A JP S6153770A JP 59174964 A JP59174964 A JP 59174964A JP 17496484 A JP17496484 A JP 17496484A JP S6153770 A JPS6153770 A JP S6153770A
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JP
Japan
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type
diffusion layer
bipolar transistor
layer
guard ring
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JP59174964A
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English (en)
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▲はい▼島　幹雄
Mikio Haijima
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は半導体装置技術、さらにはラテラル型ｐｎｐ
バイポーラトランジスタが形成される半導体集積回路装
置しこ適用して特に有効な技術に関するものである。
〔背景技術〕
ラテラル型ｐｎｐバイポーラトランジスタが形成される
半導体集積回路装置については、例えばコロナ社発行「
集積回路工学（１）」昭和５４年４月５日発行、柳井　
久義、永１）穣（共著）Ｐ２Ｓ５．１６６などに記載さ
れている。
ところで、この種の半導体集積回路装置を高度に微細化
しようとすると、その微細化に伴う表面絶縁酸化膜の厚
みの低下により、その酸化膜上に形成される配線によっ
て生じる寄生ＭＯ８電界効果トランジスタの影響が無視
できなくなってくる、という問題点が生ずるということ
が本発明者によって明らかとされた。
さらに、ｐ型分離拡散層によって電気的に隔離された領
域にラテラル型ｐｎｐバイポーラトランジスタが形成さ
れる半導体集積回路装置などにあっては、微細化に伴っ
て、Ｐ型コレクタ領域、ｎ型ベース領域、ｐ型分離拡散
層の各間隔がそれぞれ縮小され、これによりｐｎｐ型の
寄生バイポーラトランジスタが形成されやすくなる、と
いう問題点も生ずるということが本発明者によって明ら
かとされた。
〔発明の目的〕
この発明の目的は、上述した寄生Ｍ　ＯＳ　ｍ界効果ト
ランジスタおよび寄生バイポーラトランジスタによる悪
影響を排除できるようにし、これによりラテラル型バイ
ポーラトランジスタが形成される半導体装置を高度に微
細化することができるようにする技術を提供するもので
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単にに説明すれば、下記のとおりである６ すなわち、ラテラル型バイポーラトランジスタのフィー
ルド部に高濃度の導電不純物によるガードリングを設け
ることにより、寄生ＭＯ３電界効果トランジスタの実効
しきい値を無視できるほどに高め、かつ寄生バイポーラ
トランジスタの実効電流増幅率を無視できるほどに低め
、これによす表面絶縁酸化膜の厚みの低下および、広散
層間の間隔の縮小化を伴う高度の微細化を可能にする、
という目的を達成するものである。
〔実施例〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
なお１図面において同一符号は同一あるいは相当部分を
示す。
第１図（ａ）（ｂ）はこの発明による半導体装置の一実
施例を示す。（ａ）はその要部断面を、（ｂ）はその平
面レイアウト状態をそれぞれ示す。
同図（ａ）（ｂ）に示す半導体装置は、Ｐ−型シリコン
半導体基板１上にｎ−型シリコンエピタキソヤル層２を
形成してなる半導体基体を用いて構成されている。基板
１とエピタキシャル層２の間にはｎ０型埋込Ｎ３が形成
されている。この埋込層３上に位置するエピタキシャル
層２の部分は。
溝５とＰ型分離拡散層７によって囲まれることに　　　
　　　。
より電気的に隔離されている。そして、この電気的に隔
離された領域ラテラル型ｐｎｐバイポーラトランジスタ
Ｑｐが形成されている。
ラテラル型ｐｎｐバイポーラトランジスタＱＰはｎ−型
シリコンエピタキシャル層２の部分をベース領域とする
。このエピタキシャル層２の部分には、Ｐ型コレクタ拡
散層８１およびベース集電用のｎ１型拡散層９１などが
形成されている。そして、その表面の絶縁酸化膜４１上
から１例えばアルミニウムによる電ｒＭ１０１および配
線１０２が形成されている。これによりベース電極Ｂ、
エミッタ電極Ｅ、コレクタ電極Ｃを有するラテラル型ｐ
ｎｐバイポーラトランジスタＱｐが形成されている。
ここで、上記Ｐ型分離拡散層７は溝５の下に形成される
ことによって、その横方向への広がりが小さく押さえら
れ、これにより高度の微細化が可能になっている。
さらに、上述した構成に加えて、Ｐ型分離拡散層７とＰ
型コレクタ拡散層８１の間のフィールド部に高濃度の導
電不純物によるガードリング６１が形成されている。こ
のガードリング６１は、例えば燐あるいは砒素などのｎ
導電型不純物を選択的にイオン打込みすることによって
形成される。
さて、上述した半導体装置においては、先ず、上記ガー
ドリング６１が、Ｐ型分離拡散層７とＰ型コレクタ拡散
Ｍ８１の間のフィールド部にてチャンネル反転層が形成
され難くなるように作用する。つまり、そのフィールド
部をチャンネル領域とするような寄生ＭＯ８ｆｆｉ界効
果トランジスタの実効しきい値を無視できるほどに高め
るように作用する。これにより、微細化のために表面絶
縁酸化膜４１の厚みを薄くしても、寄生ＭＯ３電界効果
トランジスタにより゛悪影響をほとんど排除することが
できるようになる。
また、上記ガードリング６１がＰ型分離拡散層。
７とＰ型コレクタ拡散層８１の間に介在することにより
、ｐ型分離拡散層　７　、　ｎ−型エピタキシャル層２
＋Ｐ型コレクタ拡散層８１によって形成されるｐｎｐ型
の寄生バイポーラトランジスタの実効電流増幅率が下げ
られるようになる。これにより、微細化のために分離拡
散層７とコレクタ拡散層８１の間隔を縮めても、寄生バ
イポーラ１−ランジスタによる悪影響からまぬがれるこ
とができるようになる。
次に、第１図に示した半導体装置のｆＭ造工程の一例を
示す。
第２図はアナログ・デジタル混在型半導体集積回路装置
の製造工程を示す。この工程では、第１図に示したラテ
ラル型ｐｎｐバイポーラトランジスタＱｐが、ｎｐｎバ
イポーラトランジスタおよびＩｒＬ（インテグレーテッ
ド・インジェクション・ロジック）などとともに、同一
の半導体基体に形成される。
以下、主要な工程を順を追って示す。
第２図において、先ず、（ａ）に示すように。
ｐ−型シリコン半導体基板】上にｎ″′型シリコンエピ
タキシャルＭ２を形成してなる半４体基体を構成する。
基板１とエピタキシャル層２の間には１数のｎ１型埋込
層３がそれぞれ島状に形成されている。また、エピタキ
シャル層２の表面には絶縁酸化膜４１および窒化膜４２
が形成されている。
次に、（ｂ）示すように、埋込層３と埋込層３の間に相
当する部分に沿って溝５を形成する。この溝５は１例え
ばアルカリ液による異方性エツチングによって形成され
る。
さらに、（Ｃ）に示すように、Ｉ　Ｉ　Ｌが形成される
領域すなわちデジタル索子領域におけるエピタキシャル
層２の厚みをｄだけ薄くするようなエツチングを行なう
。
この後、（ｄ）に示すように、燐あるいは砒素などのｎ
導電型不純物のイオン打込みを選択的に行なう。このイ
オン打込みによって、デジタル素子であるＩＩＬが形成
される領域には、高濃度のｎ型領域６２が形成される。
この高濃度の６２は、ＩＩＬ内部に直列に寄生する抵抗
を低減し、これにより伝達遅れを小さくするなどの効果
をもたらす。また、第１図に示したラテラル型ｐｎｐバ
イポーラトランジスタＱｐが形成される領域には、前述
したガードリング６１が形成される。
次に、（ｅ）に示すように、ｐ型分離拡散層７を形成す
る。この分離拡散層７は１７ｉ３！５の下に形成される
。
しかるのち、（ｆ）に示すように、ｐ型拡散層すなわち
、Ｐ型ベース拡散層８３、ｐ型コレクタ拡散層８１、Ｐ
型エミッタ拡散層８２、Ｐ型インジェクタ領域８４、ｐ
型ベース拡散層８５がそれぞれ形成される。
さらに、（ｇ）に示すように、ｎ“型拡散層すなわち、
ｎ″″型エミッタ拡散届９３．コレクタ集電用のｎ４型
拡散層９２、ベース集電用のｎ４型拡散層９１．ｎ＋型
コレクタ拡散層９４．９５がそれぞれ形成される。
そして、　（ｈ）に示すように、表面の絶縁酸化膜４１
の所定部分を開孔してアルミニウムによる電極１０１お
よび配線１０２をパターニング形成する。これにより、
アナログ素子として垂直型ｎｐｎバイポーラトランジス
タＱｎおよびラテラル型ｐｎｐバイポーラトランジスタ
Ｑｐが、デジタル素子としてＦＩＬがそれぞれ形成され
る。このとき、トランジスタＱｎのｎ＋型エミッタ拡散
層９３、トランジスタＱｐのｎ０型ベ一ス拡散層９１、
およびＩＩＬのｎ１型コレクタ拡１＆Ｍ９４゜９５のそ
れぞれの上に形成される電極取出用の開孔ＴＨは、上記
（ｇ）の拡散工程のために開孔された孔がそのまま利用
されている。つまり、拡散層９３．９１，９４．９５に
ついては、いわゆるウォッシュド・エミッタによって自
己整合的に電極取出用開孔Ｔ）（が形成されている。こ
れにより、高度の微細加工が可能となっている。
（ｊ）は（ｈ）におけるラテラル型ｐｎｐバイポーラト
ランジスタＱｐの部分の平面レイアウト状態を示す。
以上のようにして、第１図に示した半導体装置を含むア
ナログ・デジタル混在型半導体集積回路装置が形成され
る。
〔効果〕
（１）、ラテラル型バイポーラトランジスタのフィール
ド部に高濃度の導電不純物によるガードリングを設ける
ことにより、寄生ＭＯ５’Ｆｆ％界効果トランジスタの
実効しきい値を無視できるほどに高め、かつバイポーラ
トランジスタの実効電流増幅率を無視てきるほどに低め
ることができ、これにより表面絶縁酸化膜の厚みの低下
および拡散層間の間隔の縮小を伴う高度の微細化が行な
えるようになる、という効果が得られる。
以上本発明者によってなされた発明を実施例し二もとづ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えばＰ型とｎ型
を逆にするように構成であってもよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ・デジタル
混在型半導体集積回路装置の技術に適用した場合につい
て説明したが、それに限定されるものではぼく、例えば
、Ｂｉ−ＭＯ５型半導体集積回路装置の技術などにも適
用できる。
【図面の簡単な説明】
（ユ１．Ｉｂ） 第１［ｉｉ［＝の発明による半導体装置の実施例を示す
図。 の−例を示す図である。 １・・Ｐ−型シリコン半導体基板、２・・ｎ−型シリコ
ンエピシキシャル層、３・・ｎ″″型埋込層、４１・・
・酸化膜、５・・溝、Ｑｐ・・ラテラル型ｐｎｐバイポ
ーラトランジスタ、Ｑｎ・・・垂直型ｎｐｎバイポーラ
トランジスタ、ＩＩＬ・・・インテグレーテッド・イン
ジェクション・ロジック、６１・・・ガードリング、１
０２・・・アルミニウム配線。

Claims (1)

  1. 【特許請求の範囲】 １、分離拡散層によって電気的に隔離された領域にラテ
    ラル型バイポーラトランジスタを形成してなる半導体装
    置であって、上記バイポーラトランジスタのフィールド
    部に、導電不純物濃度を選択的に高くしてなるガードリ
    ングを形成したことを特徴とする半導体装置。 ２、上記ガードリングがイオン打込みによって形成され
    たことを特徴とする特許請求の範囲第１項記載の半導の
    半導体装置。
JP59174964A 1984-08-24 1984-08-24 半導体装置 Pending JPS6153770A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352501A (en) * 1989-12-27 1994-10-04 Mitsubishi Kasei Corporation Longitudinal magnetic recording medium comprising a circumterentially textured disk substrate, chromium primer layer and a cobalt chromium magnetic alloy layer having a segregation structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352501A (en) * 1989-12-27 1994-10-04 Mitsubishi Kasei Corporation Longitudinal magnetic recording medium comprising a circumterentially textured disk substrate, chromium primer layer and a cobalt chromium magnetic alloy layer having a segregation structure

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